芯片疊層封裝工藝技術研究

李丙旺，徐春葉，歐陽徑橋

（華東光電集成器件研究所，安徽 蚌埠 233042）

芯片疊層封裝工藝技術研究

李丙旺，徐春葉，歐陽徑橋

（華東光電集成器件研究所，安徽 蚌埠 233042）

隨著大量電子產品朝著小型化、高密度化、高可靠性、低功耗方向發展，將多種芯片封裝于同一腔體內的芯片疊層封裝工藝技術將得到更為廣泛的應用，其封裝產品的特點就是更小、更輕盈、更可靠、低功耗。芯片疊層封裝是把多個芯片在垂直方向上堆疊起來，利用傳統的引線封裝結構，然后再進行封裝。芯片疊層封裝是一種三維封裝技術，疊層封裝不但提高了封裝密度，降低了封裝成本，同時也提高了器件的運行速度，且可以實現器件的多功能化。隨著疊層封裝工藝技術的進步及成本的降低，多芯片封裝的產品將更為廣泛地應用于各個領域，覆蓋尖端科技產品和應用廣大的消費類產品。

疊層封裝；堆疊；曲翹度；低弧鍵合

1 引言

現代便攜式電子產品對微電子封裝提出了更高的要求，其對更輕、更薄、更小、高可靠性、低功耗的不斷追求推動微電子封裝朝著密度更高的三維封裝方式發展[1]，芯片疊層封裝（stacked die package）是一種得到廣泛應用的三維封裝技術，疊層封裝不但提高了封裝密度，降低了封裝成本，同時也減小了芯片之間互連導線的長度，從而提高了器件的運行速度，而且通過疊層封裝還可以實現器件的多功能化，芯片疊層封裝就是把多個芯片在垂直方向上累疊起來，利用傳統的引線封裝結構，然后再進行封裝。由于這種結構的特殊性，芯片和基板之間、芯片和芯片之間的粘接與互連是疊層封裝的關鍵?，F在普遍是以引線鍵合方式實現疊層封裝的互連，為避免對現有工藝進行大的改動，疊層封裝一般通過減薄芯片的厚度來保證總的封裝厚度不變；但是芯片厚度的減少會造成芯片剛度降低，易發生變形，在熱處理過程中芯片內應力集中點甚至會造成芯片的損壞。此外，由于塑封料厚度的減小，阻止水汽侵入芯片和塑封料界面的能力就會減弱，水汽的侵入會促使裂紋的產生和擴展。本文就疊層封裝在實際生產過程中所遇到的問題及解決方案進行了詳細的闡述。

2 疊層芯片封裝工藝流程

為了更好地解決生產工藝過程中出現的問題，必須對疊層封裝工藝整體工藝流程有著充分的了解，疊層芯片封裝工藝流程如下：

晶圓研磨/減?。╣rinding）→晶圓貼膜（wafer mounting）→晶圓切割/劃片（wafer dicing）→粘片/貼片（die bonding）→打線/鍵合（wire bonding）（根據具體堆疊方式的需要確定）→芯片堆疊（chips stacking）→打線/鍵合（wire bonding）→目視檢測（vision inspection）→塑封（molding）→電鍍（plating）→打標（marking）→切筋成形（trim&form）。

從上述整體工藝流程看，為了達到疊層貼片、鍵合的高精度要求，其對減薄的厚度和翹曲度、劃片的邊緣齊整度等都有較為嚴格的要求。

3 疊層晶圓的減薄、劃片

常規的MOS集成電路一般都是表面型器件，功耗小，無需考慮散熱問題，所以對芯片厚度要求不高。芯片厚度一般為300μm～400μm左右，然而疊層封裝芯片厚度一般為200μm以下，這就必須考慮減薄后晶圓的翹曲以及劃片崩裂等問題。

如果采用普通減薄工藝，完工厚度是200μm，Φ200mm的晶圓翹曲度可達1500μm以上，如圖1（a）。由于其脆性較強，在交接運轉過程中易受振動或外力的損傷，影響成品率，并且因背面加工的粗糙度偏高，高低不平紋路，造成應力集中，在后續工藝劃片、貼片時易產生隱形的裂紋，其結果會影響產品的可靠性。為適應芯片疊層封裝工藝要求，后段細磨改用直徑更小的金剛砂顆粒使其粗糙度小于0.2μm，從而使背面損傷層小于2μm左右。雖然采用此工藝可以去除粗磨階段形成的大部分損傷層，減小表面的粗糙度，達到較好的鏡面效果，但細磨本身也會造成一定的損傷。利用此工藝加工的Φ200mm晶圓，如果完工厚度是200μm，翹曲度可達到180μm左右，如圖1（b）。

圖1 減薄后晶圓翹曲度圖

切割厚度在230μm以上的晶圓，由于劃片刀的自修正，即金剛砂顆粒不斷被磨損、剝落和更新，崩片問題能及時得到修正。然而，切割厚度在230μm以下時，由于晶圓很薄、很脆，背崩就可能延伸到晶圓正面，發生崩裂，所以在加工較薄晶圓時，必須解決崩裂問題。

劃片刀選用金剛砂顆粒較小、中等強度結合劑和中等金剛砂密度的，由于較小的顆粒容易在切割時從刀片上剝落，保持刀片的鋒利并且切割較淺，冷卻效果好，所以不會發生過載現象，使得劃片槽邊緣齊整度較好。

4 疊層芯片貼裝

芯片疊層封裝是將兩個以上芯片封裝在一個塑封體內，它是將第一個芯片貼裝在引線框的底座上，然后第二個芯片貼裝在第一個芯片的上面，第三個芯片貼裝在第二個芯片上，如此堆疊下去（如圖2）。在內引線連接時有芯片到芯片的引線連接，也有芯片到內引線的連接，因此對貼片精度提出了較高的要求。

在粘片工藝中點膠一般是采用滴膠方式，但這種滴膠方式不能保證芯片的平整度，而改用寫膠的方式，它不僅可以保證芯片和膠在接觸過程中，芯片在膠上盡量少的漂移，從而確保貼片位置的精度，而且也能較好地滿足芯片的平整度的要求。第一層芯片直接和引線框小島接觸，采用普通的工藝即可，用導電膠來粘接，芯片與芯片之間的粘接最好采用絕緣膠。

圖2 疊層貼片示意圖

表1 封裝組件材料屬性[2]

疊層封裝的IC芯片，面積較大又比較薄，這樣它的抗應力能力就較弱，Cu引線框的膨脹系數為160×10－7/℃～180×10－7/℃，Si芯片的膨脹系數為26×10－7/℃（見表1），膨脹系數差異造成在溫度快速變化時，因為產生較大的應力，芯片發生彎曲，而作為粘接材料的膠既起到粘接作用，又可以在Cu引線框和Si芯片之間起到緩沖熱膨脹應力的作用，要想降低應力，必須從兩方面來考慮：一是控制膠層的厚度，薄的膠層對改善由于膨脹系數差異而產生的應力不太明顯，厚的膠層可以很好解決這方面的問題，但是如果膠太厚則會影響到封裝工藝的質量，最后我們將導電膠和絕緣層的厚度控制在30μm±5μm；二是貼片膠的固化條件對應力的影響，固化的溫度太高不利于應力的消除，因此固化條件采用三段時間固化：升溫→主固化→降溫，其在主固化階段采用降低溫度延長時間的方法。

5 芯片堆疊方式

芯片堆疊應根據封裝的不同要求而采用不同的堆疊方式，具體的芯片堆疊方式如下：

（1）金字塔式

第一種是金字塔型的疊層封裝（如圖3），使用大小不同的芯片，上層芯片面積比下層芯片面積小，這樣下層芯片表面就有足夠的面積和空間可以用來進行引線鍵合。

圖3 金字塔型貼片鍵合示意圖

（2）錯位式

第二種是錯位式的疊層封裝，使用大小相同的芯片，上層芯片與下層芯片之間進行錯位貼裝（如圖4），這樣每層芯片表面就有足夠的面積和空間可以用來進行引線鍵合。

圖4 錯位式疊層貼片鍵合示意圖

（3）交替式

第三種是交替式的疊層封裝，使用大小相同的芯片，上層芯片與下層芯片進行不同方向的錯位貼裝，交替進行（如圖5），這樣每層芯片表面就有足夠的面積和空間可以用來進行引線鍵合。

圖5 交替式疊層貼片鍵合示意圖

（4）同尺寸式

第四種是同尺寸式的疊層封裝（如圖6），使用大小相同的芯片，通過在上下層芯片之間加入一層墊片（spacer）以便于下層芯片的引線鍵合，墊片是一塊面積比上、下層芯片小的普通硅片。

6 疊層焊線鍵合

芯片疊層封裝的鍵合最關鍵的技術是Z方向的立體鍵合技術[3]，包括金線低弧鍵合技術（如圖7）和芯片與芯片間的金線鍵合技術（如圖8）。高度限制及疊層結構技術要求所增加的復雜性對在疊層芯片應用中的金線鍵合技術提出了一些特殊的挑戰[4]，當芯片厚度增加時，不同線環形層之間的間隙相應減少，這時就需要降低較低層的引線鍵合弧高，以避免不同的環形層之間的線間短路。環形頂層也需要保持低位，以避免在塑封后金線露出塑封體，器件鍵合線的最大弧高，不應高于保持環形層之間最佳縫隙的芯片厚度。因此，如果芯片厚度為100μm，最佳的弧高應為100μm或低于100μm。

圖6 同尺寸疊層貼片鍵合示意圖

圖7 金線低弧鍵合

圖8 三維金線鍵合

對于不同的芯片堆疊方式應采用不同的鍵合工藝和方法，如金字塔型堆疊、單向的錯位式堆疊可采取先堆疊，后鍵合的方法；而對于堆疊后對鍵合區產生阻礙的堆疊方式（如交替式、同尺寸等）都應采取貼片、鍵合交替循環的工藝方法。

7 芯片疊層封裝

芯片疊層封裝一般采用環氧塑封料注模成形的封裝方式，在封裝過程中主要應注意以下幾個方面的問題：

（1）用環氧塑料封裝的電路是非氣密性的，電路暴露在空氣中會吸收水分，如果塑封體吸濕或塑封料含水量過多，當其處于典型的回流焊或波峰焊溫度中時，會產生裂紋；產生的氣壓如超過塑封體強度還會使之破裂，高溫和溫度突變是產生開裂的主要因素[5]。

（2）由于內部疊層芯片堆疊結構不同，樹脂在模具型腔里的流動發生變化，很容易產生內部氣孔，所以選用流動性好、黏度低的樹脂就非常重要。同時也可以適當提高模具溫度，使樹脂能順利充滿型腔。

（3）由于疊層芯片的頂層芯片與塑封體外殼的距離只有不到0.5mm左右，外殼的抗爆能力較弱。

8 結束語

芯片疊層封裝是一種3D電子封裝技術，其封裝的電子產品密度更高、功能更多、速度更快、性能更好、可靠性更高、成本更低。隨著大量電子產品向小型化、輕量化發展，隨著技術的進步及成本的降低，相信芯片疊層封裝工藝技術將得到更為廣泛的應用。

［1］田民波.電子封裝工程[M].北京：清華大學出版社，2003.

［2］Utsumi Shigeru,Oka Serji.Electrical Properties and Reliability of Organic Integral Passives Substrate[C].2003 ICEP，International Conference on Electronics Package,2003∶ 199-206.

［3］王毅.高密度高性能電子封裝技術的新發展[J].電子工業專用設備，1998，27（3）∶31-45.

［4］劉文俊.高密度高性能電子封裝技術[J].微電子技術，1998，26（2）：1-14.

［5］孫宏偉，羅文麗.塑封成形缺陷研究[J].微電子技術，1999，27（2）.

The Research of Packaging Technoligies in Stacking Chips

LI Bing-wang, XU Chun-ye，OUYANG Jin-qiao
（East China Photoelectronic IC Research Institute,Bengbu233042,China）

The stacking-chips packaging（SCP）process technology which packages two or more chips in the same volume is getting more abroad application in the development of electronic products smaller, more compressive, more reliable, lower power-expending, because it’s character is smaller, more light、more reliable、lower power-expending.The SCP is stacking chips on the traditional frame to package.The SCP is a solid packaging technology,it is not only improving compression、speed,but also reducing cost and carring out multi-function. The product of SCP is getting more abroad application in every fi eld including high-tech and consumption in the development of process technology getting ahead and cost reducing.

SCP; stacking; bended degree; low-radian wire bonding

TN305.96

A

1681-1070（2012）01-0007-04

2011-09-09

李丙旺（1971—），男，安徽望江人，高級工程師，1996年畢業于安徽大學，南京理工大學通信工程專業工程碩士在讀，工作于華東光電集成器件研究所，主要從事半導體及特種器件測試、封裝工藝研究及相關設備的維修工作。