基于PE3236的頻率合成器設計

曾建軍

【摘 要】頻率合成器在通信等多領域應用越來越廣泛，本文介紹了數字集成鑒相器pe3236的技術特點，設計了一種基于pe3236的頻率合成器，測試結果滿足設計要求。

【關鍵詞】頻率合成器；PLL

1.引言

頻率合成器已經在通信、電子對抗、雷達、測量、儀器儀表等多領域得到廣泛的使用。

鎖相環頻率合成器PLL主要由鑒相器、環路濾波器、壓控振蕩器三部分構成[1]。鎖相環是一個相位誤差控制系統，它比較輸入信號和壓控振蕩器經分頻器后輸出信號之間的相位差，從而產生誤差控制電壓來調整壓控振蕩器的頻率，以達到與輸入信號倍頻的關系。PLL具有底相噪、雜散抑制高、體積小、重量輕、成本低、易集成、易生產等特點，因此具有廣闊應用前景。

2.PE3236的特點

PLL器件使用Peregrine公司的PE3236，PE3236由10/11雙模前置分頻器、÷R參考分頻器、÷N程序分頻器、鑒相器以及邏輯控制電路組成，PE3236內部原理框圖如圖1所示[2]。

PE3236采用吞脈沖技術，在可編程分頻器的前端加上一個10/11的雙模前置分頻器，總分頻比N=10（M+1）+A，A≤M+1，1≤M≤511。

對并行和串行接口模式，當VCO頻率小于300 MHz時，N=2～512；當VCO頻率小于2GHz 時，N=90～5135；

對直接接口模式，當VCO頻率小于300 MHz時，N=2～128；當VCO頻率小于2GHz 時，N=90～1295。

工作在并行模式時，可采用9位M計數器、4位A計數器及6位R計數器，按照表1的數據格式，分別在M2_WR、M1_WR、A_WR置數脈沖的上升沿將M、A、R的二進制數據打進第一寄存器，然后在HOP_WR置數脈沖的上升沿將第一寄存器的數據送給第二寄存器，由鑒相器進行鑒相?？刂茣r序如圖3所示。

工作在直接模式時，M計數器的M8、M7和R計數器的R5、R4不用，如表1所示，直接按M、A、R的二進制代碼將相應的管腳接電源或者地。

3.頻率合成器的設計

頻率合成器設計主要考慮指標有：信號輸出相噪、雜散。

鎖相環的帶內噪聲主要取決于參考源、鑒相器、N分頻器和R分頻器的噪聲大小，而其帶外噪聲則主要取決于VCO的噪聲指標。PLL對帶內噪聲源呈低通特性，而對VCO噪聲呈高通特性。環路對帶內噪聲源呈低通過濾，故希望環路帶寬BL選擇的越窄越好；但環路對VCO呈高通過濾，又希望環路帶寬BL選擇的越寬越好。為了使兩種噪聲都得到合理的抑制，可以選擇環路帶寬BL在兩種噪聲源譜密度線的交叉點附近總是比較接近于最佳狀態的。

3.1技術要求

3.2方案設計

本方案是采用一個溫補晶體振蕩器（TCXO）作為頻率合成器的參考時鐘，使用PLL實現頻率合成，原理框圖如圖4。

PE3236工作在直接模式。在直接模式中，M計數器編程只使用M0～M6、參考計數器R只使用R0～R3。

環路的計算公式為：

由上圖可得PE3236的鑒相頻率FPD =96 / 12= 8 MHz，該本振輸出頻率在FVCO =N*FPD =824MHz，由此可得程序分頻器N=103，從而求得M=9，A=3。有源環路濾波器中的運算放大器采用AD843，VCO是+12V供電的，輸出頻率范圍800-850MHz。

3.3關鍵技術指標計算

3.3.1 相噪指標

環路鑒相頻率為8MHz，則環路自然角頻率可選在約：

ωn=2π×8M/200=251krad/s

環路帶寬可確定為：

BL=（ζ+1/4ζ）wn/2=133KHz ζ=0.707

輸出相噪在偏離載波1KHz、10KHz、100KHz處位于環路帶寬以內，相噪主要取決于參考源的相噪。而偏離載波128KHz及以外位于環路帶寬以外，相噪主要取決于VCO的相噪。晶振在偏離載波1KHz、10KHz、100KHz處相噪大約為-130dBc/Hz、-135dBc/Hz、-140dBc/Hz，經12分頻可改善約21dB，接近CMOS鎖相環的基低噪聲-154 dBc/Hz，經環路倍頻103次，相噪惡化20log103=40dB，則得輸出信號環路帶寬以內相噪：

對環路帶寬以外，VCO在133KHz處的相噪為-125dBc/Hz，所以得輸出信號環路帶寬以外的相噪能達到指標要求。

3.3.2 雜散指標

環路對輸出雜散的主要貢獻是環路鑒相頻率8MHz泄漏所致，雜散公式：邊帶抑制比：

3.3.3 環路參數計算

利用PE3236環路參數計算工具算得環路參數如圖5所示。

上圖所示的工具軟件計算的環路參數只是理論值，實際調試時需要進行優化調整。

4.測試結果

用E4402頻譜儀測試頻譜，頻譜如圖6所示。

用E4402頻譜儀測得在10KHz處的相位噪聲為-91dBc/Hz，100KHz處的相位噪聲為-100dBc/Hz，接近設計時的計算值；雜散指標為-74dB（偏離載波中心頻率±8MHz以外），幅度6.9dBm，滿足指標需求。

5.結束語

本文采用PLL頻率合成技術，合成了具有相位噪聲好、頻譜純度高、雜散指標好、小型化、低功耗等特點的頻率合成器。

參考文獻：

[1] 張厥盛，鄭繼禹，萬心平.鎖相技術[M].西安：西安電子科技大學出版社，1994.

ZHANG Jue-sheng，ZHENG Ji-yu，WANG Xin-ping.Phase Lock Technique[M].Xian：Xidian University Press，1994. （in Chinese）

[2] PE3236 datasheet.Peregrine Semiconductor Corp.2003.