SAR型模數轉換器前端信號調理電路設計

范明明，楊 錄，任超瑛

（1.中北大學信息與通信工程學院，山西 太原 030051；2.電子測試技術國家重點實驗室，山西 太原 030051）

SAR型模數轉換器前端信號調理電路設計

范明明1，楊 錄2，任超瑛1

（1.中北大學信息與通信工程學院，山西 太原 030051；2.電子測試技術國家重點實驗室，山西 太原 030051）

為設計出與逐次逼近型（SAR）ADC輸入適配且性能優良的信號調理電路，綜合考慮分析模擬輸入信號、SAR型ADC接口的前端、基準電壓源和數字接口，根據噪聲分析理論給出前端RC濾波器的詳細設計公式和設計過程，并根據濾波器的帶寬和系統噪聲容限選擇前端驅動放大器。通過對比芯片官方參考電路和實際測試效果表明：計算公式有效可行，放大器的分析選擇科學合理，為SAR型ADC前端信號調理電路的設計提供可靠依據。

逐次逼近型ADC；模擬輸入前端；信號調理電路；濾波器設計；放大器選擇

0 引 言

逐次逼近型模數轉換器（SAR ADC）[1]，是位于高分辨率、低速增量累加ADC和高速、較低分辨率的流水線ADC之間的主流ADC。為了充分發揮該類ADC的性能，國內外半導體廠商和工程師都非常注重其前端信號調理電路的設計。ADI、凌特、TI等公司針對自己的芯片都給出了可用的參考電路，但是這些參考電路僅是基于各自的實驗測試憑經驗設計，對于實際使用中不同的信號輸入阻抗、幅值范圍、信號頻率卻不具有通用性，也沒有嚴謹科學的公式可以參考。因此，需要一套嚴謹而又通用的設計公式為電路設計提供理論依據，同時也需要有科學合理的設計步驟及前端驅動放大器合理的選擇方法。

前端電路包括驅動放大器和RC濾波器兩部分：放大器調理輸入信號，同時在信號源與ADC之間起阻抗變換和緩沖作用；RC濾波器限制到達ADC輸入端的帶外噪聲，衰減ADC內部采樣電容開關產生的反沖尖峰干擾。電路設計時主要考慮輸入信號頻率和ADC芯片吞吐速率，針對這兩個因素，本文提出RC濾波器電路的詳細計算公式和設計過程，以及驅動放大器的遴選方法。

1 RC濾波器的設計

圖1為一個典型的由放大器、單極點RC濾波器和ADC組成的電路。ADC的輸入構成驅動電路的開關電容負載，其輸入帶寬意味著需要在有效帶寬范圍內保證低噪聲以獲得良好的信噪比（SNR）。RC濾波網絡限制輸入信號的帶寬，并降低放大器和前級電路輸入ADC的噪聲；但是，帶寬限制過多會延長建立時間并使輸入信號失真。

圖1 典型放大器、RC濾波器和ADC電路

限制噪聲帶寬所需的最小RC值，可以通過建立指數方式[2]的階躍輸入來計算，只要知道輸入信號頻率、幅度和ADC轉換時間，便可以計算出階躍信號大小。轉換時間tCONV是指容性ADC從輸入端斷開并執行數字位碼判斷以產生數字代碼所需的時間；轉換時間結束時，保存前一樣本電荷的容性ADC切換回輸入端。此階躍信號代表輸入信號在這段時間的變化量，即為反向建立方式，建立所需的時間稱為“反向建立時間”。ADC切換回輸入端之前，輸入信號的變化量作為量化值的方式即為正向建立方式，建立所需的時間稱為“正向建立時間”。正向建立和反向建立都是ADC對于輸入信號進行采樣的一種建立方式。

在給定輸入頻率下，一個正弦波信號的最大不失真變化率[2]可通過下式計算：

式中：fIN——輸入信號頻率；

VPEAK——輸入信號幅值。

如果ADC的轉換速率大大超出最大輸入頻率，則轉換期間輸入電壓的最大變化量為

這是ADC切換回采集模式時出現的最大電壓階躍。芯片的輸入電容與外部電容的并聯組合會衰減此階躍。因此，外部電容必須相對較大，達到幾納法。此分析假設輸入開關導通電阻的影響可忽略不計，現在需要建立的階躍大小為

式中：CADC——ADC的輸入電容；

CEXT——外部濾波電容。

接下來，計算在ADC采集階段，ADC輸入建立至1/2 LSB的時間常數。假設階躍輸入以指數方式建立[3-4]，則所需RC時間常數

式中：tACQ——采集時間；

NTC——建立所需的時間常數數目。

NTC可以通過計算階躍大小VSTEP與建立誤差（滿量程的1/2 LSB）之比的自然對數來獲得：

其中建立誤差由下式計算：

將上式代入式（4）可得：

為ADI公司AD7980逐次逼近型（SAR）ADC芯片進行前端RC電路設計，芯片手冊給出的幾個重要參數：16位精度，數據吞吐率1 MS/s，轉換時間最大值710ns，輸入電容典型值30pF，5V基準。最大目標輸入頻率100kHz。計算此頻率的最大階躍電壓：

外部電容用于衰減此階躍信號。選定外部電容2.7nF，代入式（3）可得：

根據式（5）計算所需時間常數數目：

由芯片手冊給出的具體參數計算對應的采樣時間：

代入式（4）計算RC時間常數：

進一步計算出電阻的取值：

此RC濾波器的帶寬為3.16MHz，設計的RC濾波器如圖2所示。

圖2 為AD7980設計的RC濾波器

最小帶寬、吞吐速率和輸入信號頻率之間的關系表明：輸入頻率越高，需要的RC帶寬越寬；同樣，吞吐速率越高，需要的RC帶寬也越寬。采集時間對所需帶寬的影響最大，如果采集時間加倍（降低吞吐速率），所需帶寬將減半。

選擇較大的電容，對反沖毛刺干擾的衰減效果會更加明顯。但是，電容越大，意味著前級驅動放大器就越不穩定，特別是在給定帶寬下R值較小時；如果R值太小，運放的相位裕量會降低，可能導致運放輸出自激振蕩。對于串聯R較小的負載，應采用低輸出阻抗的運放來驅動。通常選擇1～10nF的電容值搭配合理的電阻值，這樣的取值組合既可以使驅動放大器保持穩定，也能得到性能優良的電路。此外盡量選擇使用低電壓系數、低溫度系數、高頻性能穩定、低ESR的電容，以保持低失真、低噪聲。

2 驅動放大器的選擇

上文根據輸入信號特征和ADC數據吞吐速率，計算并設計了適合ADC輸入的RC濾波電路。接下來分析選擇合適的ADC驅動運算放大器（簡稱運放）。需要綜合考慮以下4方面：

1）運放的信號帶寬；2）運放噪聲特性及對系統總噪聲的影響；3）信號建立時間；4）運放對供電電源的要求。

運放數據手冊通常給出的是其小信號帶寬，但是，在高輸入頻率（＞100kHz）或多路復用應用（電壓變動擺幅較大）時，大信號帶寬就顯得更為重要。當為AD7980設計濾波器時，計算的RC帶寬為3.16MHz。對于較低的輸入頻率，ADA4841是很好的選擇，因為其80MHz小信號帶寬對于反向建立而言綽綽有余；但在有多路復用器的應用電路中則顯得不足，因為對于大信號擺幅，此時的RC帶寬要求提高到3.93MHz。這種情況下，選擇使用ADA4897或AD8432更合理，它們具有30MHz和42MHz的大信號帶寬。一般而言，運放的大、小信號帶寬至少應比RC帶寬大兩倍，具體取決于是以反向建立為主還是正向建立為主。

運放的建立時間，通常是指建立到額定階躍信號某一百分比所需的時間。對于16位到18位性能，通常要求建立到0.001%，但大多數放大器僅指定不同階躍大小的0.1%或0.01%建立時間；因此，為了確定建立特性是否支持ADC吞吐速率，需要對這些數值進行折中。ADA4841針對8 V階躍給出的0.01%建立時間為1μs。在驅動1MS/s（1μs周期）AD7980的多路復用應用中，它將無法使滿量程階躍輸入信號及時建立，但如果降低數據吞吐速率，例如500KS/s則是可行的。

RC帶寬對于確定運放的最大允許噪聲量也十分重要。集成電路的噪聲是由白噪聲和1/f噪聲混合而成，在高頻段主要是白噪聲，而在低頻段主要是1/f噪聲[5]。放大器噪聲通過低頻1/f噪聲[6]（0.1～10Hz）和高頻時的寬帶噪聲譜密度（圖3所示噪聲曲線的平坦部分）來規定。

圖3 ADA4841電壓噪聲與頻率的關系

折合到ADC輸入端的總噪聲按如下方法計算。

首先，計算運放寬帶頻譜密度在RC帶寬上的噪聲。

式中：en——噪聲頻譜密度

G——運放電路噪聲增益；

BWRC=RC帶寬，Hz。

然后根據典型噪聲相切定理[7]，通過下式計算低頻1/f噪聲；它通常指定為峰峰值，需要轉換為均方根值。

式中：Vn，1/f，pk-pk——1/f峰峰值噪聲電壓；

N——運放電路噪聲增益。

總噪聲為以上兩個噪聲的均方根值：

為將運放噪聲對系統總SNR的影響降至最低，總噪聲應為ADC噪聲的1/10左右。根據目標系統的SNR要求，可能會允許更高的噪聲。例如，如果ADC的SNR為91 dB，VREF=5 V，則總噪聲應小于或等于：

由此值很容易算出1/f噪聲和寬帶噪聲譜密度的最大允許值。假設選用的運放1/f噪聲可忽略，以單位增益工作，并采用RC帶寬為上述計算值3.16 MHz的濾波器，那么：

因此，該運放的寬帶噪聲譜密度必須≤2.26 nV/Hz。ADA4841的寬帶噪聲譜密度為2.1 nV/Hz，滿足要求。

另外，還需要考慮的另一個重要特性是特定輸入頻率時的失真。為了能夠達到系統應有的轉換精度，從表1中可知：16位ADC系統的總諧波失真（THD）（或稱系統總的性噪比）大約要達到-100dB或更低，18位ADC系統的總諧波失真則要達到-110 dB[7-9]或更低。

表1 ADC性能指標參數表

圖4為ADA4841在不同輸出電壓下的典型失真與頻率的關系圖。圖中顯示的是一般最為重要的二次和三次諧波成分。從圖中可以看出ADA4841的噪聲非常小，失真特性優異，足以驅動18位ADC到 30kHz的范圍。為了在高頻時實現低失真，則需要考慮使用功耗更高、帶寬更寬的運放。

圖4 ADA4841不同輸出電壓下諧波失真與頻率關系曲線

運放可能具有軌到軌輸入和/或輸出，但是，即便是軌到軌輸入/輸出，如果工作信號電平接近運放的供電軌，也將難以獲得良好的失真性能。因此，最好應選擇讓最大輸入/輸出信號遠離供電軌的電源電平。如果系統允許降低ADC的輸入范圍，喪失一定的SNR，則可以省去負電源。例如，如果ADC的輸入范圍降為0.5～4.5V，此10%損失將導致SNR降低大約1dB。這樣就可以將負供電軌接地，從而消除用以產生負電源的電路，降低功耗和成本。

因此，選擇驅動運放時，務必綜合考慮輸入和輸出信號范圍的要求，以便確定所需的供電電源電壓。從上述理論分析和計算可知，使用較高的電源電壓將能實現出色的性能，并提供充足的電源裕量。

3 實例測試

為了驗證上述分析設計過程的可靠性與實用性，實際制作3塊電路板進行對比測試，電路使用ADI的ADR421低噪聲2.5V基準源，驅動運放選用ADA4841低噪聲軌至軌運放，并且使用±5V雙電源供電，以實現其優異的性能，AD7980使用單5V供電，3.3V數字接口和外部單片機進行通信，由單片機控制各個芯片進行采樣轉換。

3塊電路板的RC電路參數如表2所示。由于運放主要用于隔離前后級信號，實現阻抗變換功能，只要噪聲足夠低、帶寬足夠寬，就可以用于構建系統。所以測試電路板的驅動運放均選用ADA4841，保證低噪聲、大帶寬和足夠的驅動能力。RC電路主要實現對輸入信號進行濾波、衰減ADC采樣尖峰脈沖干擾、提升ADC輸入端信號質量，所以整個對比測試只針對不同的RC取值。

表2 測試板RC電路參數

對3個電路同時輸入1Vp-p 10kHz偏置0.5V的正弦信號，保證輸入信號在AD7980的有效輸入范圍內?？刂?個電路進行采樣轉換，使用示波器跟蹤AD7980模擬輸入端的波形，將示波器的縱軸（電壓幅度軸）調節到100 mV/格的檔位以便于觀測信號中的微弱噪聲成分。實際測試上述3塊電路板ADC輸入端的波形如圖5所示。

圖5 3塊電路板實測波形對比

圖5（a）是電路板2和電路板1的對比測試圖，圖5（b）是電路板3和電路板1的對比測試圖。圖5（a）示波器的1通道是電路板2的AD7980輸入端信號波形，圖5（b）示波器的1通道是電路板3的AD7980輸入端信號波形，示波器的2通道固定接在電路板1的AD7980輸入端。從圖中可以明顯看出，根據公式計算所得參數設計的電路信號質量明顯優于另外兩電路；沒有接RC濾波器的電路相比其他電路性能很差，既不能有效濾除輸入信號的噪聲，也不能衰減ADC采樣產生的尖峰脈沖；電路板2雖然有RC電路，而且截止頻率和電路板1一樣，但是由于參數搭配不合理，不能有效地將干擾降到最低，只是比不接RC電路（直通方式）略有改善。

4 結束語

本文以嚴格的理論分析為基礎，總結提出設計SAR型 ADC前端RC濾波電路參數的公式，同時還對ADC前級驅動運放的選擇進行定量分析，給出科學的分析過程和合理的選擇方法。以典型SAR型ADC AD7980為例，進行電路設計，通過實際對比測試，顯示出利用公式設計的電路具有優良的性能，為設計滿足實際系統需求、性能優良的前端電路提供科學依據，可作為設計SAR型ADC前端調理電路的重要參考。

[1]WaltK.The Data Conversion Handbook[M].Boston：Newnes，2004（2）：1-2，117.

[2]ADI.Approximation ADCs[DB/OL].http://www.analog.com.

[3]ADI.Analog Devices.AD7980[DB/OL].http://www.analog.com.

[4]Linear Technology.AN17.Considerations for Successive Approximation ADC[DB/OL].1995.http:www.linear.com.

[5]潘志東，劉增華.串行A/D轉換器TLC2543原理及應用[J].電測與儀表，2001，38（3）：40-43.

[6]陳茹梅，郭建碩.AD7656型模/數轉換器在信號采集系統中的應用[J].國外電子元器件，2006（2）：67-71.

[7]Linear Technology.AN82.Understanding and Applying Voltage References[DB/OL]1999.http:www.linear.com.

[8]Analog Devices.MT-048 Tutorial.Op Amp Noise Relationships；1/f Noise，RMS Noise，and Equivalent Noise Bandwidth[DB/OL].http://www.analog.com.

[9]Sergio F.基于運算放大器和模擬集成電路的電路設計[M]. 3版.劉樹棠，朱茂林，榮玫，譯.西安：西安交通大學出版社，2004：206-230.

Front-end signal conditioning circuit design for SAR analog-to-digital converter

FAN Ming-ming1，YANG Lu2，REN Chao-ying1
（1.College of Information and Communication Engineering，North University of China，Taiyuan 030051，China；2.State Key Laboratory for Electronic Measurement Technology，Taiyuan 030051，China）

For the purpose of designing an excellent performance signal conditioning circuit to adapt to the input of successive approximation（SAR）ADC.Considering and analyzing the analog input signal，ADC interface front-end，voltage references and digital interface，and according to the noise analysis theory，the authors gave detailed front-end RC filter designing equations and process.According to the filter bandwidth and system noise tolerance，the front-end driver amplifier was chosen.The result obtained by comparing the official reference circuit of the chip and comparing the actual test shows that the formula is effective and feasible.The analysis of the operational amplifier and selection is scientific and reasonable.All this provides a reliable basis for designing the front-end signal conditioning circuit.

SAR ADC；analog input front-end；signal conditioning circuit；filter design；amplifier selection

TN79+2；TH867+.91；TN911.7；TP202+.7

：A

：1674-5124（2014)06-0079-05

10.11857/j.issn.1674-5124.2014.06.021

2013-12-11；

：2014-01-23

范明明（1990-），男，江西撫州市人，碩士研究生，專業方向為電磁超聲無損檢測及其信號與信息處理。