基于NiosII改進的多周期同步頻率測量系統設計

陳芳紅，張志文

(西安工業大學電子信息工程學院信控技術研究所，陜西西安 710032)

1 系統測頻原理

改進的多周期同步法[1]是由多周期同步法基礎發展而來，多周期同步法[2]的實際計數閘門是待測信號的整數倍，因此其相對誤差與待測信號頻率無關。改進的多周期同步法使得計數閘門是待測信號和時間基準信號的整數倍，對時間基準信號不存在誤差。其原理如圖1所示。在預置閘門T打開后，實際閘門T1并不立即打開，而是等到待測信號和時間基準信號的上升沿重合脈沖到來時，才打開實際閘門，開始分別對時間基準信號BS，待測信號MS開始計數，時間基準信號計數器記得值為BV，待測信號計數器記得值為MV，當預制閘門關閉時，實際計數閘門并不立即停止計數，而是等到待測信號和時間基準信號的重合脈沖到來時，才關閉實際計數閘門，停止計數。實際閘門是待測信號上升沿與時間基準信號脈沖上升沿相對重合。脈沖重合檢測電路中存在脈沖上升沿重合的誤差，因此控制待測信號上升沿與時間基準信號相對重合，使誤差減小。實際閘門開啟時待測信號與時間基準信號上升沿重合的時間差為Δt，脈沖上升沿重合脈沖控制最大誤差為Δt，則|Δt1|≤Δt，|Δt2|≤Δt。T1=BV·fB，fB為時間基準信號的頻率，不計時間基準信號的誤差，實際閘門與時間基準信號同步，實際閘門為T1，待測信號的頻率真實值為：

式中：δ為待測信號頻率的相對誤差為；fM為待測信號頻率值。

待測信號的相對誤差取決于脈沖重合檢測電路的精度和預置閘門時間。

圖1 全同步法原理圖

2 電路原理圖設計

如圖2所示具體電路工作為：先粗測rm模塊，為了保證測量的實時、高效率，要求采用測周法，就是在待測信號MS一個周期內對時間基準信號BS進行計數，Nios II根據粗測值MV0選擇預置閘門時間STE；如果待測信號頻率在0．1～1 Hz，預置閘門設置時間為10 s，Nios II向 OPG1寫1，開啟預置閘門1，如果頻率在1 Hz～10 MHz，預置閘門時間設置為1 s，Nios II向OPG2寫1，開啟預置閘門2；PG模塊作為產生預置閘門，用Verilog語言實現[3]，分別在兩個預置閘門時間內對時間基準信號進行計數；bmq模塊為脈沖重合鑒別模塊，獲得脈沖重合的窄脈沖OP1；在預置閘門STE打開時，等到鑒別重合窄脈沖OP1到來時開啟實際閘門，Q端輸出實際閘門，對待測信號MS和時間基準信號BS同時計數，將計得數分別存入兩個32位寄存器中，Nios II分別讀取兩計數器的值BV，MV。

圖2 電路原理圖設計

3 脈沖重合鑒別電路

脈沖重合鑒別電路如圖3所示，由于時間基準信號的頻率是50 MHz，周期為20 ns，將待測信號的窄脈沖與時間基準信號相與，得到脈沖重合的窄脈沖。最終產生窄脈沖op1；保證了待測信號，時間基準信號和實際閘門的整數倍。

圖3 脈沖重合鑒別電路

4 精測時序仿真圖

精測計數仿真中，待測信號的周期為112 ns，在BS信號的周期為20 ns，預置閘門STE，計數器MSCT0，計數器BSCT0分別對待測信號MS和時間基準信號BS的計數，兩計數器計數結果分別為MV，BV，預置閘門STE周期為1 μs，Q為實際閘門，系統精測時序仿真如圖4所示。

圖4 系統精測時序仿真結果

5 系統軟件設計

5．1 NiosII軟核定制

NiosII軟核用戶可以根據需要自定制，如圖5所示顯示了完整的系統配置和地址映射，在Quartus中啟動SoPC Builder，添加CPU和外圍設備，外部設備有定時器、2個32位的輸入端口、1個1位的輸出端口clr，片外存儲器SDRAM，如圖5所示。

圖5 系統配置及其地址映射

5．2 NiosⅡ系統編程

NiosII集成開發環境(IDE)是NiosII系列嵌入式處理器的基本的軟件開發工具，NiosII IDE 是 SOPC Builder 軟件集成開發環境，具有編輯、編譯、鏈接、調試、下載等功能[4]。該設計是在 NiosII IDE 開發平臺上利用API函數編寫完成。主要完成讀數，向上位機發送數據，并對計數寄存器清零，系統軟件主流程圖如圖6所示。

圖6 系統軟件主流程圖

6 實驗數據

表1 實驗數據

7 結束語

通過設計基于NiosII全同步頻率測量系統，將測頻計數模塊和控制模塊集成在一塊FPGA上，減少了硬件電路的復雜化，使得系統方便靈活；同時提高頻率精度，解決了低頻段頻率測量精度低的問題。

參考文獻：

[1] 徐秀妮．基于VHDL語言的全同步數字頻率計的設計與研究：[學位論文]．西安：長安大學，2011．

[2] 吳愛平，付青青．基于 NiosⅡ的等精度頻率計設計．現代電子技術，2010(5) ：84-85．

[3] 常曉明，李媛媛．Verilog-HDL工程實踐入門．北京：北京航空航天大學出版社，2005．

[4] 李蘭英．NiosⅡ嵌入式軟核 SoPC 設計原理及應用．北京：北京航空航天大學出版社，2006：280-327．