一類適用于串行通信的高速包絡檢測電路

羅志聰，孫奇燕，方金花

（1.福建農林大學機電工程學院，福建 福州350002；2.貝萊特集成電路（福州）有限公司，福建 福州 350003）

USB2.0具有即插即用、數據傳輸快等優點，廣泛地應用在數據通信中，目前普遍采用分立的USB2.0芯片實現，成本較高.隨著信息社會的發展，芯片規模也越來越大，越來越多的芯片希望集成USB2.0功能模塊，從而降低芯片的應用成本.如TI公司的STM32系列的arm芯片集成了USB2.0的全速模式，飛思卡爾的K60系統arm芯片集成了USB2.0的高速模式.

包絡檢測電路是USB2.0系統中非常重要的模塊，主要作用是區分噪聲和數據［1－3］.USB2.0 協議規定，當包絡檢測器的輸入電壓（INP、INN的電壓差）小于100mV時，輸出信號Squelch為低電平.當包絡檢測器的輸入電壓大于150mV時，輸出信號Squelch將輸出高電平，如圖1所示.

文獻［3］和文獻［4］采用圖2所示的包絡檢測器結構，該電路結構有一定的局限性，主要原因是輸出的Squelch信號持續輸出高電平的時間是由電阻R1和電容C1的延遲決定的，因此不能有效反映數據線上的狀態.如在電路設計時，為了保證數據線上出現連續8bit的J狀態或者K狀態時Squelch信號持續輸出高電平，數據線上單次數據跳變引起的Squelch輸出高電平持續時間必須大于8×2.08ns＝16.64ns，該持續時間不能過長，否則會導致數據延遲過大，無法滿足協議要求.然而在高速斷開檢測過程中，主機會發送一個uSOF EOP包，該包會有持續40bit的K或者J狀態，按上述指標設計的包絡檢測將不能有效地反映數據線上的狀態.

圖1 適用于USB2.0的特性曲線Fig.1 The transmission characteristic curve for USB2.0

其中文獻［4］沒有討論工藝、溫度以及電源電壓（PVT）等對系統性能的影響.

圖2 傳統包絡器Fig.2 The conventional envelop detector

文獻［5］采用額外的校準電路抑制了PVT的影響，設計了如圖3所示具有數模轉換器（DAC）校準的預放大電路，校準電路在上電過程中工作，需要大量的數字控制電路，占用面積大，校準過程相對復雜.

除此之外文獻［3－5］所采用的方案中，其輸入輸出特性曲線和協議要求的圖1有所差別，其最大問題是當輸入電壓之差在負向閾值電壓和正向閾值電壓區間時，Squelch輸出值不確定，與協議要求不符合.

圖3 具有DAC校準的預放大電路Fig.3 The pre－drive amplifier with DAC calibrate

因此設計一個對PVT不敏感的、能有效反映數據線上狀態的且其輸出特性曲線完全符合USB2.0協議要求的包絡檢測電路是一個挑戰.

1 包絡檢測器電路的分析與設計

施密特觸發器電路是包絡檢測器的核心電路，電流型施密特觸發器具有增益適中、帶寬寬、功耗低的優點.

1.1 抑制PVT變化的新穎施密特觸發器設計

在文獻［6］的基礎上，提出了如圖4所示的新穎的電路結構，圖4所示電路和文獻［6］中電路相比多了I3電流源.為了分析簡單，所有的電流鏡管子的W／L都一樣.這里分析時假設I2、I3和Ihy不變，且Ihy小于I3.

1.1.1 施密特觸發器定性分析與電路設計

1）I1逐漸降低的過程.考慮到所有工作過程中，流過M9的最大電流等于I2＋Ihy（此時Ihy由M6節點提供），因此如果有I1＋I3≥Ihy＋I2時，即I1－I2＞－（I3－Ihy）時，A節點肯定輸出高電平，Ihy電流由M1提供，進一步保證了A節點為高電平，因此流過M6的電流僅僅為I2.

當I1逐漸降低時，剛開始的時候Ihy繼續由M1提供，此時依然有I1＋I3＋Ihy＞I2.因此A節點繼續高電平，B節點為低電平.

當I1繼續降低，滿足I1＋I3＋Ihy＜I2時，即I1－I2＜－（I3＋Ihy），此時A節點輸出低電平.同時Ihy轉由M6提供，進一步保證了A節點輸出低電平，B節點輸出高電平.

圖4 新穎的電流型施密特比較器電路Fig.4 Anovel current schmitt trigger

2）I1逐漸增大的過程.當I1很小，且滿足I1＋I3＋Ihy＜I2時，即I1－I2＜－（I3＋Ihy），此時A節點輸出低電平，B節點輸出高電平.

當I1逐漸增大時，依然有I1＋I3＜Ihy＋I2，此時A節點輸出低電平，同時Ihy繼續由M6提供，B節點輸出高電平.

當I1增大，且滿足I1＋I3≥Ihy＋I2時，即I1－I2＞－（I3－Ihy）時，A節點將變成高電平，此時Ihy將由M1提供，進一步保證A節點變為高電平，B節點變為低電平.

通過上述分析，可以得到圖5所示的輸出特性曲線.其中施密特觸發器的正向（負向）閾值電流值的平均電流等于－I3，即該值由圖5中的電流源I3決定；而回差電流值（正向閾值電流減負向閾值電流）等于2Ihy，即該值由圖6中的電流源Ihy決定.因此電路設計時，平均電流值和回差電流值可以單獨設定，互不影響.

完整電路圖如圖6所示，簡稱SchmitA電路.假設差分輸入管MN3、MN4、MN5、MN6、MN7、MN8的寬長比一致，除了特別說明外，電流鏡的寬長比都一致.

圖5 新穎的電流型比較器輸出特性曲線Fig.5 The transmission characteristic curve for current schmitt trigger

圖6 新穎的完整的施密特觸發器電路Fig.6 Circuit for the novel schmitt trigger

差分輸入管MN3提供I1、MN4提供I2，因此I1－I2與輸入電壓VINN－VINP成比例關系.Ihy由虛線A內所示電路提供，因此Ihy與輸入電壓VR1－VR2成比例關系.I3由虛線B內所示電路提供，因此I3與輸入電壓VR3－VR4成比例關系.電路中VR1、VR2、VR3和VR4這4個電壓由設計者根據應用場合自行設定.

1.1.2 抑制PVT變化的電路設計函數推導

許多器件和電路參數都隨著制造工藝、電源電壓和環境溫度而變化.通常用PVT來表示這些效應.在指定的PVT變化范圍內，所設計的電路性能應在一個允許的范圍內.文獻［5］采用了專門的校準電路，圖6所示電路為完整的施密特觸發器電路，通過合理的電路設計，施密特觸發器的正向（負向）閾值電壓和回差電壓是PVT的弱函數，因此無需外加的校準電路.

當MN3和MN4工作在飽和區時，對于平方率器件有

由式（1）～（3）可得

其中Iss為流過M13的尾電流.

同理可以得到

其中Iss為流過M14的尾電流.

其中Iss為流過M15的尾電流.

從1.1.1節分析可知當I1－I2＝－I3時，為正負閾值電壓的平均電壓.當流過M15和M13的尾電流一致時，由式（4）和（6）可得正負閾值電壓的平均值等于VR3－VR4，并且該平均值與Un、Cox等工藝參數無關，也與Iss電流源的精度無關，因此該平均值和PVT變化無關.

假設系統要求的回差電壓為2X，正負閾值電壓的平均值為Y，定義Y／X＝N，（VR1－VR2）／X＝M.同時定義一個參考電流源Iref，流過M13的電流為（N－1）2×Iref，流過M14的電流為M2×Iref，那么正負閾值電壓VINN－VINP＝－（N±1）X，代入式（4）～（6）可得：

由1.1.1節分析可知，正向閾值電流為I1－I2＝－（I3±Ihy），因此由式（7）～（9）可得

由式（10）可以得到兩個結論：1）在保證電路正常工作的前提下，正負閾值電壓的大小與參考電流源Iref無關，因此對Iref的設計要求并不嚴格.2）當M和N值滿足此電路設計函數時，正向和負向閾值電壓將是PVT的弱函數，最終的結果是該包絡檢測的正負閾值電壓受PVT的影響較小.

因此如圖7（a）所示，正負閾值電壓的平均值等于－（VR3－VR4），回差電壓等于2（VR1－VR2）／M.將圖6中的M11管的漏極改接到M5管的柵極，就得到一個新的電路，簡稱Schmit B電路，同理可以得到如圖7（b）所示輸出特性曲線.

圖7 圖6所示電路的輸出特性曲線Fig.7 The output characteristic of the circuit shown in figure 6

1.2 包絡檢測器完整電路設計

圖8是完整的包絡檢測電路，由Schmit A電路和Schmit B電路，以及一些邏輯電路和或非門構成，其中名字相同的端口連接在一起，如Schmit A電路的VINP和Schmit B電路的VINP是連接在一起的.該包絡檢測器的正負閾值電壓平均值和回差電壓可以獨立設定，而不取決于器件參數，即如圖8所示正負閾值電壓的平均值等于VR3－VR4或者－（VR3－VR4），回差電壓等于2（VR1－VR2）／M.

圖8 完整的包絡檢測電路Fig.8 Circuit for envelop detector

2 基于電路設計函數的USB2.0的包絡檢測器設計與仿真驗證

式（10）給出了針對圖7所示電路的抑制PVT變化的電路設計函數，因此施密特觸發器和大部分串行通信系統的包絡檢測電路都可以按照此函數完成電路設計，下面以USB2.0設計為例，闡述整個設計過程.

對于USB2.0系統而言，系統要求的回差電壓為50mV，即X＝25mV，正負閾值電壓的平均值Y＝125mV，所以根據定義N＝Y／X＝5，由式（10）可得M＝3或者M＝3.3，取平均值M＝3.15.根據第1節的分析，在電路設計時取VR1－VR2＝78.75mV，VR3－VR4＝125mV，這2個值可由基準電壓提供，流過M13和M15的電流為16×Iref，M14的電流為9.9×Iref.差分對管的寬長比一致.

2.1 版圖設計

在版圖設計時，除了注意差分對管對稱設計外，對于深亞微米工藝來說還要注意電流鏡的匹配與噪聲的影響，采用兩個措施保證流過M13和M15的電流為16×Iref，M14的電流為9.9×Iref，首先在電路設計時設置MrefMOS管的Finger數為1，M13、M15的Finger數為16，版圖設計時必須注意的是，M13或者M15的源漏極不能共用，否則電流復制會存在偏差，M14管可以是9個Mref和0.9個Mref組成.其次在模塊版圖四周設計2個隔離環，降低襯底噪聲對電流鏡復制電路的影響.

2.2 后仿真分析

本次設計基于SMIC0.13μm CMOS工藝采用Spectre模擬仿真.圖9模擬了溫度從－45～125℃變化時，包絡檢測器的輸出，從仿真結果看出負向閾值電壓最大變化小于6mV，正向閾值電壓最大變化1 mV；同時模擬了圖6所示電路中偏置電流源Iref在5～20μA變化時，包絡檢測器的輸出，從仿真結果看正負閾值電壓偏差最大為8mV，該結果表明此結構具有非常好的溫度抑制能力，同時表明偏置電流源Iref到溫度影響較小.圖10模擬了在電源電壓3.3V條件下，工藝角變化時對包絡檢測器輸出的影響，分別仿真了SS角、TT角、FF角3種情況，正向和負向閾值電壓值最大變化僅為14mV，負向閾值電壓最低位－98.6mV，最高為－153.7mV，滿足 USB2.0要求.圖11模擬了在TT角下，電源電壓變化時對包絡檢測器輸出的影響，即電源電壓在3.0～3.6V時，正向和負向閾值電壓最大變化13mV，負向閾值電壓最低位－98mV，最高為－152.6mV.

從仿真結果看，當電路設計滿足式（10）方程時，此類包絡檢測器對PVT變化和偏置電流源變化不敏感，無需外接校準電路，完全滿足USB2.0的要求.

圖9 溫度和偏置電流Iref對包絡檢測器輸出的影響Fig.9 The transmission characteristic curve by temperature and bias current Iref

3 結 論

基于1.8／3.3V0.13μm CMOS工藝設計了一類新穎的適用于串行通信的包絡檢測器電路，并推導出抑制PVT變化的電路通用設計函數.與傳統的包絡檢測器不同的是按著電路設計函數設計的此類結構無需采用任何校準電路，就可以抑制工藝偏差、溫度和電源電壓變化引起的閾值電壓和回差電壓的變化，同時該包絡檢測器的正負閾值電壓平均值和回差電壓可以獨立設定，不會相互影響.因此通用性極強.在此基礎上設計完成了USB2.0的包絡檢測器，仿真結果表明工作溫度從－40～125℃變化時，正向閾值電壓變化小于1mV，負向閾值電壓小于6mV，工作電壓和工藝變化導致的閾值電壓變化小于14mV，該結構完全符合USB2.0協議要求.同時也驗證了其電路設計函數的準確性，此包絡檢測電路結構及其電路設計函數也可以應用到需要包絡檢測的串行通信系統中，或者其他需要施密特觸發器的場合中.

圖10 工藝角對包絡檢測器輸出的影響Fig.10 The transmission characteristic curve by process conner

圖11 電源電壓對包絡檢測器輸出的影響Fig.11 The transmission characteristic curve by voltage

［1］Intel Corporation.USB2.0transceiver macro cell interface（UTMI）specification［EB／OL］.［2001－03－29］.http：∥www.intel.com／technology－usb－download－2－0－xcvr－macrocell－1－05.

［2］Liu C H，Jose S.Squelch detection system for high speed data links：US，20080278227A1［P］.2008－11－13.

［3］Jou S J，Kuo S H，Chiu J T，et al.A serial link transceiver for USB2.0high－speed mode［C］∥IEEE International Symposium on Circuits and Systems.Sydney：IEEE，2001：72－75.

［4］Nam J J，Kim Y J，Choi K H，et al.A UTMI－compatible physical－layer USB2.0transceiver chip［C］∥IEEE International SOC Confeence.Portland：IEEE，2003：309－312.

［5］Seth S，Thinakaran R，Chakraverty S，et al.A low power high speed envelope detector for serial data systems in 45nm CMOS［C］∥IEEE International Symposium on Circuits and Systems （ISCAS）.Beijing：IEEE，2011：49－51.

［6］Wang Z.CMOS current schmitt trigger with fully adjustable hysteresis［J］.Electronic Letters，1989，25（6）：397－398.