基于FPGA的多普勒計程儀硬件平臺設計

馬修準，戴紹港，易志強，趙知勁

(杭州電子科技大學通信工程學院，浙江杭州310018)

0 引言

多普勒計程儀是一種利用聲波在水中的多普勒效應原理的測速和導航設備［1］，近年來數字信號處理芯片(Digital Signal Processor，DSP)憑借其精度高、靈活性好、容易大規模集成等特點在多普勒計程儀硬件實現中得到了廣泛的應用［2］。但是隨著人們對多普勒計程儀的數字信號處理要求的不斷提高，DSP也暴露了它的缺點，比如運算速度比較慢?，F場可編程門陣列(Field Programmable Gate Array，FPGA)可以很好地解決DSP的不足［3］，它適合于各種算術運算，并且根據其特有的結構可以充分利用硬件資源，便于實現并行算法［4］，提高處理器的運算能力。本文主要介紹基于FPGA開發的多普勒計程儀的硬件平臺設計。

1 系統組成及功能

多普勒計程儀測速系統主要根據發射信號和水底回波信號之間的多普勒頻移來計算船艦速度，包括信號發射與接收、回波信號的頻率估計、速度解算、與主機的通信以及系統的顯示控制等功能。因此可以將整個系統設計為以下幾個模塊，系統模塊設計框圖如圖1所示。

圖1 系統模塊設計框圖

1)同步采樣模塊

由于需要同時測量水平與垂直方向的速度，并為了消除水中聲速變化對速度測量精度影響而采用相控發射和接收，所以同步采樣模塊需完成8通道模擬信號的同步采樣，考慮信號的動態范圍，一般采用位數較高，性能較好的多路模/數轉換器采樣芯片。為了更好地的實現時鐘的同步采樣，并盡可能減少設計面積，故選擇ADI公司的8路同步采樣芯片——AD9252。

2)數據處理與儲存模塊

數據處理與儲存模塊主要完成對數據的處理與存儲，數據存儲是利用大容量SDRAM芯片對8路采集數據進行實時存儲，并及時上傳至上位機;而數據處理則完成數據抽取、帶通濾波、波束合成、能量檢測與底跟蹤、速度解算、坐標轉換及縱橫搖擺補償等功能［3］。

3)定時脈沖產生模塊

定時脈沖產生模塊主要利用FPGA中時鐘鎖相環來產生系統所需要的各種時鐘脈沖信號［5］，以及有關的控制脈沖信號，如大包絡信號，從而完成整個系統各模塊之間的同步協調功能。因此，電路設計時主要參考數據處理模塊中的FPGA硬件電路設計。

4)編碼信號產生模塊

編碼信號產生模塊主要用來產生時變增益控制信號、編碼脈沖對信號、以及編碼脈沖信號。時變增益控制信號用來控制視頻圖形陣列，用FPGA和數模轉換的方法來實現。編碼脈沖對信號與編碼脈沖信號均為系統輸出信號，用FPGA芯片來實現，從而實現系統的集成。

5)通訊模塊

通訊模塊主要完成上位機命令接收、磁羅經數據讀取、8通道采樣數據的上報及最終解算速度結果的上報。

2 核心模塊設計

2.1 同步采樣模塊

同步采樣模塊組成框圖如圖2所示。同步采樣模塊主要由輸入保護電路、8路同步采樣電路、采樣時鐘產生電路與采樣控制電路、電源電路等組成。其中輸入保護電路主要采用電阻、兩個肖特基二極管來設計，實現過流與過壓保護;8路同步采樣電路則由一個8路同步采樣芯片AD9252來實現;采樣時鐘產生電路與采樣控制電路均由FPGA芯片通過內部鎖相環、邏輯以及時序電路來實現;電源電路實現電平的變換，即完成電平3.3 1.8 V的轉變，實現時采用SPX1117-1.8。

圖2 同步采樣模塊組成框圖

2.2 數據處理與儲存模塊

數據處理與儲存模塊組成框圖如圖3所示。因功能指標需要，本系統應具備超大量數據處理能力，且需滿足實時性指標要求，因此不宜采用DSP器件作為數據處理核心部件，而是選擇硬件電路并行執行方式的FPGA器件。根據實際運算量要求和系統規模，選擇ALTERA公司Stratix III系列芯片作為核心數據處理芯片。為防止因連續數據流輸入造成數據堵塞現象，加上數據量極大超出FPGA自帶存儲空間大小，因此需外加片外存儲模塊，用于輸入數據緩存以及中間計算結果緩存。其中為保證系統實時性指標要求，輸入數據緩存采用“乒乓讀寫”機制［6］。

圖3 數據處理與儲存模塊組成框圖

根據所需功能，把該模塊設計成基于FPGA與存儲芯片的硬件結構。其中FPGA采用ALTERA公司的EP3S110F1152;根據采樣數據的存儲和數據處理時暫存數據的存儲，以及程序的存儲等要求，存儲芯片分別采用SDRAM、SRAM和FLASH。SDRAM數據寫入時序圖如圖4所示，3個存儲芯片的相關參數如表1所示。

圖4 signaltap抓取的SDRAM數據寫入

表1 存儲芯片性能參數

2.3 編碼信號產生模塊

編碼信號產生模塊如圖5所示。該模塊主要用來產生TVG控制信號、編碼脈沖對信號、以及編碼脈沖信號。由于時變增益信號主要作為視頻圖形陣列的控制電壓，電壓變化不快，但精度要求較高，數據可以由FPGA控制產生，然后通過低速模數轉換芯片來產生該電壓信號，因此，采用TI公司的基于串行外設接口12 bits、最高支持25 MHz時鐘速率的DAC7611芯片。編碼脈沖對信號是數字信號，電平要求LVTTL，故直接由FPGA產生。編碼脈沖模擬信號則由FPGA產生數字編碼脈沖信號，然后通過數模轉換芯片與運放芯片，再經低通濾波器來實現。因此，模數轉換采用ADI公司的AD5445芯片，運放芯片采用AD8065，來實現輸出驅動。

2.4 通訊模塊

設計的通訊模塊框圖如圖6所示，主要包括2個RS232，1個RS422。其中1個RS232完成磁羅經數據讀取，另1個RS232完成深度傳感器數據讀取。RS232接口采用MAX3232接口芯片，該芯片具有2個電平轉換模塊，可以同時實現2個RS232通訊。RS422則完成最終解算速度結果的上報以及接收上位機命令控制字。RS422接口則采用MAX3491接口芯片，該芯片支持半雙工與全雙工兩種工作模式。系統通過串行外設接口與PC機實現數據的上傳以及指令的控制，串行外設接口是一種同步串行外設接口，用于CPU和外圍低速器件之間，為全雙工通信，雖然其傳輸速率不高，但足以滿足系統要求，是一種理想的選擇方案。

圖5 編碼信號產生模塊組成原理框圖

圖6 通訊模塊原理框圖

3 結束語

本文主要介紹了基于FPGA的多普勒計程儀硬件設計，整個系統以FPGA為處理器，利用其豐富的I/0口、內部邏輯和存儲單元等資源控制整個系統工作以及測頻算法的實現。分析了系統組成和各個模塊的功能，介紹了核心模塊的方案選擇和工作原理，給出了所用芯片的連接框圖，該硬件方案滿足系統時序要求，系統最高工作頻率可達114 MHz。論證了方案的可行性和優越性。

［1］Blair H Brumley，Ramon G Cabrera，Terray.Performance of a BroadBand Acoustic Doppler Current Profiler［J］.IEEE Journal of Oceanic Engineering，1991，16(4):402 －407.

［2］馮世英.基于相控陣的多普勒測速系統的硬件實現［D］.哈爾濱:哈爾濱工程大學，2004:5－7.

［3］武海東.高頻多普勒對流測速系統的研究與實現［D］.哈爾濱:哈爾濱工程大學，2009:20－29.

［4］曹永紅.相控陣聲學多普勒計程儀的信號處理模塊設計［J］.聲學與電子工程，2009，(1):44－46.

［5］王海峰.基于FPGA的多普勒測頻系統設計［D］.哈爾濱:哈爾濱工程大學，2007:41－49.

［6］楊華.基于FPGA的測頻技術研究［D］.哈爾濱:哈爾濱工程大學，2010:18－25.