以密度為導向的3D芯片的布局設計

李同瀚　張玲

摘 要：3D芯片通過垂直集成提高了芯片的集成度，成為當前半導體產業發展最快的技術之一，被認為是一種延續摩爾定律增長趨勢的新方法。硅通孔（TSV）設計是3D芯片設計的關鍵技術，其可靠性是影響3D芯片良率的主要因素。針對3D芯片的TSV結構進行研究，為多個垂直堆疊裸晶設計密度為導向的TSV布局結構，為后續TSV容錯設計提供基礎。

關鍵詞：硅通孔；3D集成電路；布局

中圖分類號：TU984.12

硅通孔（Through-Silicon-Via）技術將多個晶圓疊在一起，形成3D集成電路。所以對于3D集成電路來說，由于TSV相對電路單元來說具有較大的尺寸，所以這些TSV占據著不可忽略的面積[1]。其次，3D芯片將多個晶圓疊在一起，其散熱性無疑變差，過熱的溫度會加快芯片老化，甚至導致芯片失效，具有熱導率銅填充的硅通孔是3D集成電路導熱的主要通道[2-3]。再者，TSV的布局設計對系統性能也有著不可忽略的影響，TSV的布局可以簡單以陣列形式均勻分布，可以以總布線長度最短為準則，也可以以TSV密度導向為準則[4]。因此，這些TSV及其互聯邏輯對芯片面積、功耗、性能及布局都有著非常大的影響[1]。好的TSV設計及管理方法可以減少布線之間的競爭，減少代價及提高性能，而TSV過多的布局不僅增加TSV的面積，而且抵消了3D芯片本該有的優點。

為了獲得較優化的TSV設計布局，為后續TSV容錯設計提供較好方法，本文對3D集成電路TSV布局進行優化，考慮TSV可靠性，對修復TSV和信號TSV進行統一設計，該過程經歷兩個階段，第一階段先以線長最短為原則設計信號TSV，第二階段進行修復TSV的設計，以對信號TSV進行容錯，較多的TSV可以獲得較好的散熱效果，卻占據著較大的面積，本修復TSV的設計同時考慮面積和溫度限制，并獲得盡可能大修復率。

1 以密度為導向的布局設計

相對于2D集成電路，3D集成電路中的TSV橫穿多個堆疊的晶圓，所以可以減少布線長度，但另一個方面也帶來了兩個負面影響，第一個是TSV相對于普通電路單元占據較大的芯片面積，所以實際上電路單元之間的距離并不像理論預期那樣縮短很多[5]；第二個是TSV設計的目的是進行電路基本單元的互連，所以它會加劇布線之間的競爭。為了減少TSV帶來的負面影響，本布局設計統一設計信號TSV和修復TSV，獲得較好的TSV容錯率和較短的線長。

本文布局設計中，第一階段的以線長最短為設計準則的設計首先對電路進行劃分，以進行3D堆疊層的分配。本過程將2D電路網表中的邏輯單元（cell）進行分割，并分配到3D芯片的各個堆疊層，在分割過程中根據TSV的數目對分割大小進行調整。這個過程結束后3D芯片的網表文件被輸出，其中包括分配到一個晶圓的2D電路的邏輯單元和分配多個晶圓上的2D電路的邏輯單元，對于分配到多個晶圓上的邏輯單元，可以采用一個或多個TSV互聯，本文采用一個TSV實現互聯。為了實現TSV互聯，并獲得最短線長，電路劃分后，進行的是TSV的插入，并在插入之后利用3D布局方法統一對TSV和電路邏輯單元進行布局。本文利用文獻[1]的布局方法實現統一布局。由此階段獲得的布局結果中，信號TSV布局密度分配不均，這是因為以線長標準為準則的布局方法會根據線長要求調整信號TSV，導致信號TSV布局不均勻，圖1中給出此布局結果的一個例子。

為了獲得較好的散熱效果和TSV的修復率，并使得TSV密度分配較均勻，本布局的第二階段是設計修復TSV，修復TSV的個數由最大信號TSV密度決定，若用多路開關實現信號TSV和修復TSV的任意互聯，則其最大修復率可以達到。圖2給出插入修復TSV之后的布局結果，可以看出，此信號TSV和修復TSV統一設計的結果是十分理想的，不僅獲得了較大的修復率，而且具有較好的散熱效果，而且滿足了3D芯片的面積要求。

2 結束語

硅通孔技術是3D集成電路的關鍵技術，硅通孔的布局對系統的散熱效果、線長和性能都有著較大的影響。本設計對2D集成電路進行電路劃分，將2D集成電路分配成多個不同的電路邏輯單元，用一個硅通孔連接橫跨多個晶圓的邏輯單元，對于這些硅通孔，以線長最短為準則進行布局，獲得分布不均勻的信號TSV布局。為了獲得較好的散熱效果和最大修復率，對分布不均勻的信號TSV布局，進行修復TSV的插入，獲得較好的具有統一TSV密度的3D集成電路布局，為后續TSV容錯設計提供基礎。

參考文獻：

[1]D.H.Kim， K.Athikulwonge， S.K.Lim， A Study of Through-Silicon-Via Impact on the 3D Stacked IC Layout. 2009 IEEE/ACM International Conference onComputer-Aided Design of Technical Papers， 2009： 674-680.

[2]Jain A，Jones R E，Chatterjee R，et a1.Analytical and numerical modeling of the thermal performance of three.Dimensional integrated circuits[J].IEEE Transactions on Components and Packaging Technologies.2010（01）：56-63.

[3]F.Wang，Z.Zhu，Y.Yang， A Thermal Model for Top Layer of Three-dimensional Integrated Circuits with Through Silicon Via，Chinese Journal of Computation Physics.2012（04）：580-584.

[4]D.H.Kim，R.O.Topaloglu and S.K.Lim， TSV Density-driven Global Placement for 3D Stacked ICs， ISOCC，2011：135-138.

[5]D. H. Kim， S. Mukhopadhyay， and S. K. Lim. Through-Silicon-Via Aware Interconnect Prediction and Optimization for 3D Stacked ICs. In Proc. ACM/IEEE Int. Workshop on System Level Interconnect Prediction，2009.

作者簡介：李同瀚（1989-），男，湖北黃石人，本科在讀；通信作者：張玲（1980-），安徽淮北人，講師，博士，研究方向：低成本測試。

作者單位：湖北理工學院 計算機學院，湖北黃石 435003

基金項目：湖北理工學院大學生創新項目（項目編號：13cx25），湖北理工學院院級項目（項目編號：13xjz05c）。