QPSK調制解調系統設計及FPGA實現

(杭州電子科技大學通信工程學院，浙江 杭州310018)

0 引 言

四相相移鍵控(Quadrature Phase Shift Keying，QPSK)數字調制技術，因其具有頻譜利用率高、頻譜特性好、抗干擾性能強、綜合性價比高等突出優點而成為目前衛星、微波和有線電視上行通信中最常用的一種調制方式[1]?，F場可編程門陣列(Field Programmable Gate Array，FPGA)具有功能強大，可反復編程修改，開發工具智能化等特點，用FPGA實現調制解調電路，能大大縮短系統電路的體積，提高電路穩定性，且比專用芯片具有更大的靈活性和可控性[2]。本文基于FPGA 硬件描述Verilog 語言，設計了一種QPSK調制解調系統實現方案。經FPGA 硬件測試，該方案具有較好的可行性。

1 QPSK調制系統分析與設計

為便于基帶信號發送傳輸，需將信號從基帶信號頻譜搬移到一個更高的頻段上。QPSK 信號的載波具有4種可能的離散相位狀態，串行輸入信號經過QPSK系統調制后得到的調制信號可表示為:

式中，I(t)= ±1和Q(t)= ±1代表經過串并轉換后得到的兩路正交信號，ωc為載波頻率。本文完整的QPSK調制系統設計框圖如圖1所示。

圖1 QPSK調制系統框圖

在信號調制前，對每一幀有效輸入信號預加一段定長的同步頭信息。增加同步頭信息的目的一方面是輔助解調端解決相位模糊問題，另一方面也是解調端判定有效解調輸出幀同步的重要標志。而后將接收信號串并轉換及符號映射得到I、Q 兩路正交雙極性信號。

為降低成形濾波器處理基帶信號而造成碼間串擾的影響，可對雙極性信號在一個周期內進行插值補零。假設輸入序列為x(n)，輸出序列為yL(n)，對x(n)插值后信號的時域與頻域關系如式(2)、(3)所示。根據式(3)，插值后基帶信號頻譜的周期變為原來的1/L，也即頻率擴大了L倍。從而使距離很近的基帶信號頻譜拉開，增大了頻譜的過渡帶，有利于提高成形濾波器的濾波效果。

基帶信號的頻譜范圍比較寬，因此需要在發送端將信號通過成形濾波器進行限帶處理。本設計采用滿足奈奎斯特第一準則的均方根升余弦滾降濾波器，其頻域響應如下:

式中，T為輸入脈沖信號周期，α為滾降系數。借助Matlab的FDATOOL 工具，由FIR 窗函數求得均方根升余弦滾降濾波器系數，并調用ISE 軟件自帶的FIR 知識產權(IP)核來生成所需的數字成形濾波器。類似，由DDS 知識產權(IP)核來生成所需頻率的載波信號，將正交載波分別與經過成形濾波器處理后的信號相乘疊加得到最終的調制輸出信號，并由專用DA 數模轉換處理模塊將數字信號轉換為模擬信號發送到傳輸信道。

2 QPSK 解調系統分析與設計

QPSK 解調的目的是將原始基帶信號從高頻調制信號中分離出來。本文不考慮載波頻偏的情況，只對載波相偏進行分析。QPSK 解調系統主要由載波同步，位同步抽樣判決和相位模糊糾正3個模塊構成。其中載波同步是QPSK 解調系統的核心部分，載波同步設計的好壞直接關系到基帶信號能否正確解調。本文采用基于Costas 環[3-5]的QPSK 載波同步跟蹤算法進行設計。QPSK 解調系統的實現框圖如圖2所示。

圖2 QPSK調制系統框圖

2.1 載波同步模塊設計

簡要分析由Costas 環實現載波同步的過程。設解調端經AD 處理后得到的信號為:

式中，ωc為輸入信號載波頻率，ψ為輸入信號載波相位。NCO 產生的本地跟蹤載波信號分別為cos(ωct+φ)和sin(ωct+φ)，其中φ為本地載波相位。經過乘法器和匹配濾波器模塊處理后得到的兩路基帶信號可表示為:

將SI，SQ兩路信號經過鑒相模塊處理后得到的差值控制信號為:

由式(8)可知，影響鑒相器輸出的只有輸入信號的載波相位和本地恢復載波的跟蹤相位。同時可見在0 2范圍內存在4個相位跟蹤穩定點。環路濾波器對鑒相輸出信號進一步處理并輸入到NCO模塊，促使NCO 對本地載波進行不斷調整，直到實現載波同步。

載波同步系統由圖2虛線框中的各模塊構成。匹配濾波器采用與發送端的成形濾波器具有相同傳輸特性的均方根升余弦濾波器來濾除帶外噪聲，并與發送端的成形濾波器構成最佳基帶傳輸系統。根據四相松尾環模型來設計鑒相模塊[6-7]。環路濾波器的作用主要是濾除鑒相器輸出相差信號中的高頻分量，起到平滑濾波的作用，本設計采用2 階數字環路濾波器[8]。

2.2 位同步抽樣判決模塊設計

匹配濾波后得到的是連續信號，為了將連續信號轉化為基帶脈沖信號，需要對其進行位同步抽樣判決處理。本設計采用了一個比較簡便的方法:首先設定一個峰值門限，當信號處于穩定情況下才會達到此門限，對達到門限的連續信號進行峰值點判決。由于輸入的是規則周期信號，因此在每個周期內對峰值點進行數據采集。為了使信號更加可靠，采取峰值點附近多個信號進行累計符號判決，大于符號門限則判定為1，否則判定為0。

2.3 相位模糊糾正模塊設計

通過Costas 環實現載波同步會存在4個相位穩定點如表1所示，但是只有處于0°穩定點時輸出的才是正確信號，其余3個為相位模糊點。由于調制前每一幀基帶信號已預加了一組同步頭信息，因此預設了一個匹配門限，并對接收信號做4 路并行比特位與判決，用4 bit 獨熱碼對匹配結果進行標記。當其中一組I、Q 路信號分別與HI、HQ同步信息位與后的累計值達到匹配門限時，根據獨熱碼標記對信號做相應處理，同時如果有獨熱碼信號觸發就意味著接收端檢測到了有效信號，從而有效實現了數據幀同步。

表1 相位模糊對照表

3 QPSK系統仿真與FPGA實現

本設計采用兩塊KC705-FPGA 開發板進行調制解調系統的板級測試，分別用于信號調制和解調，并通過兩塊FMC150 外擴功能板實現信號的數模與模數轉換以及調制解調測試信號的傳輸。實驗采用幀長為2 048 bit，碼率為0.96 MHz的測試信號，輔助同步頭信息為64 bit，基帶載波頻率為1.92 MHz，采樣頻率為15.36 MHz，由Matlab 產生64 階滾降系數為0.25的成形/匹配濾波器系數。環路濾波器系數C1、C2計算分別為0.34和0.022 75。

由于QPSK調制系統較為簡單在此不再贅述，以下著重分析解調系統仿真及實現效果。-6 dB 信噪比下Matlab 載波同步仿真圖如圖3所示，由圖3可見載波頻率在初始階段振蕩明顯，經過初始階段跟蹤之后頻率逐漸趨于穩定，跟蹤曲線在1.92 MHz 實際載波頻率范圍內小幅振蕩，實現了載波同步。Modelsim 載波相位跟蹤時序仿真圖如圖4所示，初始相位設置為0°。結合波形軌跡發現，經過初始階段跟蹤，相位參數在一個較小范圍內小幅振蕩趨于穩定，與Matlab 理論仿真效果一致。抽樣判決仿真圖如圖5所示，每個波形包絡包含16個點，通過包絡曲線與判決方波對比可見，經峰值點左右10個符號累計判決，波峰判決為0，波谷判決為1，實現了信號的轉換。

圖3 Matlab 載波跟蹤仿真圖

圖4 Modelsim 載波跟蹤仿真圖

圖5 Modelsim 抽樣判決仿真圖

該QPSK系統ChipScope 硬件板級測試時序效果如圖6所示。其中flip_angle、head_angle_flag、data_out、douta和right_num 分別代表相位翻轉信號、輸出標志信號、解調基帶信號、原始基帶信號及校驗計數信號。在head_angle_flag為1時對時序進行觸發，從捕捉到的信號可見，flag_angle為0010表明出現了90°相位模糊，觸發相位模糊糾正模塊工作，從硬件時序中截獲的前30 bit 解調基帶信號與ROM 中預存的基帶校驗信號對比發現數據同為(110110011101101001111011111010)，則解調信號與原始信號吻合，right_num 信號的規則累計輸出也對此結論進行了驗證。

圖6 ChipScope QPSK調制解調系統時序圖

上述軟件測試表明:QPSK調制解調系統各模塊工作正常，載波同步、位同步抽樣判決和相位模糊糾正性能達到預期目標，對隨機基帶調制信號實現準確還原。最后，經多次上板測試，驗證此方案設計合理可靠，符合實際硬件環境，能滿足實踐應用需求。

4 結束語

本文基于KC705-FPGA 開發板，通過FPGA 硬件編程對QPSK調制解調系統進行了完整系統設計，提出了一種工程可實現的QPSK系統設計方案。通過Matlab和Modelsim系統功能仿真及ChipScope硬件板級時序分析證明此設計方案各模塊性能可靠，在本文測試環境下對基帶調制信號進行準確地解調還原，具有較好的應用前景。

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