傳感器系統的高精度Hybrid ADC的研究與設計

杜 微，李榮寬

（電子科技大學 電子工程學院電路與系統系，四川 成都 611731）

0 引言

傳感器檢測系統大量應用于低速、精密測量等領域，如現有的工業、民用儀器儀表中，在如此精密的系統中需要一種高精度、低功耗、低成本的模數轉換器將未知的模擬信號轉換為已知的數字信號[1]。一般的傳感器檢測系統如圖1所示，傳感器感受外界微弱的模擬信號，然后經過放大器放大后進入高精度的A/D轉換器系統，轉換后得到的數字信號由后續的數字系統處理。此系統中最常用的模數轉換器有Sigma-Delta ADC和Dual slope ADC，前者的精度很高(最高可達到 24位)[2]，但是功耗和成本也相對較高，Dual slope ADC分辨率也很高，傳統結構可達到22位，而且還具有功耗低、成本低等特點。但是高精度時轉換時間過長，且積分電路需要依賴大的分布電容[3]。本文的hybrid ADC不僅可以達到很高的分辨率，還借助SAR ADC的結構改善了雙積分ADC的轉換速度，同時也減小了對分布電容的依賴性。

圖1 傳感器檢測系統框圖

1 基本原理

此Hybrid ADC系統結合了SAR ADC和雙積分ADC各自的結構優勢。它的實質是基于Two Step ADC的轉換原理，一個基本的n+m位奈奎斯特ADC的轉換過程可以用數學公式表示為：

此公式可以變形為：

由式(2)可以看出此n+m位ADC的轉換公式可以拆分成兩個A/D轉換公式，一個n位主ADC的轉換公式為：

其中Vin是整個系統的未知輸入電壓，Vref是整個系統的參考電壓。另一個m位子ADC的轉換公式為：

其中，Vin1為n位主ADC轉換后的電壓殘差，而此時m位子ADC的參考電壓為：

此Hybrid ADC的n位主ADC采用改進的雙積分結構，m位子ADC采用SAR ADC的結構。系統開始工作時先進行n位雙積分ADC的轉換，將轉換完成后的殘差電壓作為m位SAR ADC的未知輸入信號。整個過程等效實現了n+m位的轉換。

系統中的m位SAR ADC系統結構如圖2所示，其中C是單位電容，最右端的電容為終端匹配電容。第一個工作過程為采樣模式：此時電容陣列的上極板通過開關k1連接模擬地（Vcm），下極板連接輸入電壓Vin；第二個工作過程為保持模式：此時k1斷開，電容陣列的下極板全部接地；第三個過程為轉換模式：此時除終端匹配電容外的所有電容受到SAR邏輯控制，從最高位MSB開始，每一位分別連接至Vref實現對模擬電壓的逼近。

圖2 SAR ADC的系統框圖

采用此結構的優勢在于：通過邏輯控制SAR ADC的電容陣列，可以提取出n位雙積分ADC轉換的電壓殘差。在SAR ADC的轉換模式完成后，將終端電容下極板連接到Vref，其余所有電容的下極板連接到地。此時簡化的等效電路如圖3所示，此電路可以容易地提取出電壓殘差。

由基本的電容串聯分壓理論求得：

圖3 殘差提取的等效電路

DAC電容陣列的上下極板的電荷守恒可以得到：

而V1就是n位雙積分ADC轉換后的電壓殘差Vin1，此電壓恰好可以作為m位SAR ADC的輸入信號。

2 系統結構

基于以上原理，設計了一款 16位 Hybrid ADC，其中8位雙積分 ADC作為主 ADC，8位 SAR ADC作為子ADC。系統框圖如圖4所示，主要由雙積分模塊、SAR ADC、鎖存器、數字控制邏輯幾部分組成。

圖4 Hybrid ADC系統整體結構框圖

整個16位Hybrid ADC的轉換分為兩個過程。首先，輸入信號先通過雙積分ADC進行轉換，此過程與傳統的雙積分ADC的工作過程相似。轉換完成后，通過鎖存器將得到的8位二進制碼存儲起來；然后，通過數字邏輯控制電容陣列，進行電壓殘差的提??；最后，將提取出的電壓殘差作為8位SAR ADC的輸入信號再進行轉換，整個過程僅用了8位積分式ADC的轉換時間，而等效實現了16位ADC的轉換。

相對于現有的幾種ADC，此結構的創新之處有：

(1)部分采用了雙積分ADC和SAR ADC的結構，利用各自的優點來彌補對方的不足。

(2)由于采用了多路復用的工作方式，對于電壓殘差的提取僅通過簡單的數字控制邏輯而得到，沒有明顯增加電路的復雜度。

3 電路設計

圖5 改進的雙積分ADC系統框圖

如果n位雙積分ADC轉換后的殘差電壓比較小，后續的比較器可能無法分辨[3]，這會直接導致m位SAR ADC轉換失敗。為了解決這個問題，本系統對傳統的雙積分結構進行了改進，引入了自動補償電路，如圖5所示，通過開關控制有效積分電阻和電容的值，從而改變積分的時間常數。如果輸入信號電壓Vin比較小，此時開關S1、S3受數字邏輯控制而閉合，電阻R1與R2并聯，電容C1與C2串聯，這將導致等效積分電阻、電容的值減小，所以積分器的增益1/RC增大，輸出信號幅度從新變大，減小了比較器分辨力的設計壓力，也保證了后續的SAR ADC能夠正常工作。

整個系統中的運放采用了高增益的折疊共源共柵結構，因為此Hybrid ADC要求能夠處理 0.5 V～4.5 V的輸入信號，這就要求運放的輸入共模范圍大于4 V，為了增大輸入共模范圍，選擇了軌到軌運放的結構[6]，具體實現電路如圖6所示。在0.25 μm工藝下，對此運放進行仿真，其增益和相位曲線如圖7所示，由圖可知運放的增益達到118 dB，相位裕度大于70°，單位增益帶寬達到100 MB。

圖6 運算放大器的結構

圖7 運放的仿真結果

4 系統仿真結果

在0.25 μm工藝下，對搭建的 16位 Hybrid ADC系統進行瞬態仿真，系統時鐘頻率為25 MHz，輸入信號頻率為5 kHz時，將此 16(m=n=8)位ADC的輸出數字信號導入到MATLAB中進行FFT運算，結果如圖8所示，信噪比SNR可達到90 dB，有效位數約為15位，其中的誤差主要來自于數字控制邏輯。若采用n=11位主ADC，m=11位子ADC的結構，此Hybrid ADC的有效位數可以達到20 bit的精度，不過隨著位數的增高，仿真需要大量的時間。

圖8 輸出信號頻譜圖

相對于現有的幾種ADC，此Hybrid ADC具有以下優點：(1)由于部分采用了積分式ADC的結構，使得此Hybrid ADC能達到更高的分辨率，而且減小了積分式ADC對大積分電容的依賴性。(2)由于部分采用了SAR ADC的結構，使得此ADC的轉換速率遠遠快于傳統的積分式ADC。(3)此系統采用了復用的工作模式，從而使得芯片的功耗不會明顯增大。

5 結論

此Hybrid ADC系統采用了兩步轉換的工作方式，結合了雙積分ADC和SAR ADC的結構優勢，不僅使得分辨率得以提高，而且轉換速率也比積分式ADC提高很多；同時系統中還引入了自動補償的方法對傳統結構進行改進，從根本上改善了傳統的雙積分ADC需要大的分布電容的缺點。值得一提的是此系統由于采用了復用技術，所以將會繼續保持低功耗的優勢。此系統的缺點是數字控制邏輯比傳統方法更復雜，且占據的芯片面積要有所增加，所以如何找到一種簡潔有效的控制方法至關重要。此系統結構將更加適合于低速、精密測量等領域。

[1]Razavi B.模擬 CMOS集成電路設計[M].陳貴燦，等，譯.西安：西安交通大學出版社，2001.

[2]ALLEN P E，HOLBERG D R.CMOS analog circuit design[M].Second edition.Oxford University，2002.

[3]JOHNS D A，MARTIN K.Analog integrated circuit design[M].New York：iley，1997.

[4]BAKER R J.CMOS circuit design，layout and simulation[M].3rd Edition.John Wiley&Sons，Inc，2010.

[5]羅剛.基于雙積分原理的 ADC設計[D].成都：電子科技大學，2009.

[6]趙天挺.一種 CMOS 12-bit 125ksps全差分 SAR ADC[D].天津：南開大學，2004.