一種用于加速度計中的五階sigma-delta調制器

程 磊，陳中良

（黃淮學院，河南 駐馬店463000）

一種用于加速度計中的五階sigma-delta調制器

程 磊，陳中良

（黃淮學院，河南 駐馬店463000）

采用CHRT 0.35 μm CMOS工藝，設計實現了一種用于加速度計中的單環五階sigma-delta (ΣΔ)調制器。在MATLAB/Simulink下對調制器進行建模，優化參數實現一個穩定的高階系統，利用根軌跡法分析了系統的穩定性。該電路在250 kHz采樣頻率、3.3 V電壓下功耗為3.4 mW。后仿真結果顯示，在1 kHz信號帶寬下信噪比為108.6 dB，有效位數約為18位，滿足了加速度計對后級高精度調制器的要求。

低通ΣΔ調制器；建模；高階；根軌跡

0 引言

由于基于 ΣΔ調制技術的ΣΔ模數轉換器（ADC）易于與數字芯片集成，并且對于器件的失配不是很敏感，所以是目前高性能無線通信和傳感器微弱信號檢測電路的首選[1]。采用過采樣技術和噪聲整形技術的調制器是限制ΣΔ ADC性能的關鍵模塊，所以設計高性能的 ΣΔ調制器是實現高精度的 ΣΔ ADC的必經途徑。目前關于ΣΔ調制器的研究主要集中于兩階～四階結構，這是由于高階的調制器面臨穩定性問題。在設計低階的調制器時可以通過提高過采樣率來部分提高性能[2-3]。然而提高系統過采樣率會提高對運放帶寬的要求，增加系統的功耗。在消費電子領域，對于芯片的功耗有一定的限制，所以在較低的功耗下設計一種高性能的調制器很有意義。本文的目標是在較低的功耗下設計出一種適用于加速度傳感器的高性能ΣΔ調制器電路。通過參數優化和建模仿真，在較低的采樣頻率下實現一種五階單環一位結構的ΣΔ調制器電路。利用根軌跡法分析和驗證該高階系統的穩定性，通過版圖后仿真結果顯示提出的五階結構實現了較高的性能，滿足系統設計要求。

圖 1 五階低通 sigma-delta調制器框圖

1 系統設計

圖1是設計的五階ΣΔ調制器原理框圖，該調制器采用前饋單環一位結構，該結構能夠減小積分器的輸出擺幅，降低對運放的性能和設計指標要求，提高了系統的線性度。同時采用前饋結構使得積分器輸出擺幅大大減小，能夠降低系統的功耗，有利于低功耗的設計目標。表1是經過優化的調制器的各級系數，包括前饋系數和各個積分器的增益因子。

表1 調制器系數

雖然提高階數能夠提高系統的性能，但是高階系統存在嚴重的穩定性問題。為了驗證系統的穩定性，可以在MATLAB中求解噪聲傳遞函數的根軌跡曲線來判斷系統的穩定性，結果如圖2所示。仿真結果顯示該高階系統是條件穩定的，當量化器的增益小于0.525時，極點進入單位圓外，系統出現穩定性問題，所以量化器的輸入存在一個穩定范圍，也即調制器的輸入信號不能太大，否則會導致系統不穩定。在MATLAB中搭建該五階調制器的行為級模型，如圖3所示。其中包含運放熱噪聲和第一級積分器的kT/C噪聲模型，而且在第一級積分器模型中引入了有限增益帶寬等非理想因素，以便更真實地模擬實際調制器電路的仿真結果。由于加速度計傳感器的應用頻帶較低，一般在幾百赫茲以內，所以在過采樣率為125的情況下，圖3中的調制器的采樣頻率可以大大降低。在輸入信號幅度為-1.94 dBFS，信號頻率 488.24 Hz，采樣頻率為 250 kHz的條件下，圖 3中的65 536點輸出位流頻譜如圖 4所示，實現了大于18位的精度，滿足了加速度計接口電路中關于后級高精調制器的帶寬和精度要求。

圖2 五階調制器的NTF根軌跡曲線

圖3 五階調制器的Simulink建模

圖4 五階調制器的行為級頻譜圖

2 電路實現和版圖后仿

本設計的五階低通ΣΔ調制器電路采用開關電容電路實現，如圖5所示。在設計時采用全差分結構來消除電路的偶次諧波分量，從而提高整體電路的性能。整體電路由五級積分器電路、前饋求和電路以及動態鎖存比較器等組成，并由控制時序 P1、P1d、P2、P2d控制開關的開啟和關斷。其中 P1d和 P2d分別是P1、P2的延遲時序，這樣設計的目的是減小開關關斷時的電荷注入引起的噪聲[4]。由于采用了高階調制結構，后級積分器的噪聲可以經過前級整形，所以第一級積分器決定著整體的性能，后級積分器的帶寬和增益等參數可以適當降低[5]。前饋求和電路采用簡單的無源開關電容電路，減小芯片面積和功耗。求和電路在P1相求和，比較器對輸入差分信號比較輸出；求和電路在P2相復位，比較器輸出鎖存。本設計的量化范圍Vpp=1.65 V，分辨率為N=18，OSR=125。根據建模仿真結果選取 CS1=4 pF，第一級積分器的運放積分電容為 10 pF。由于后級電路的噪聲可以通過前級抑制，后級積分器電路的采樣電容可以大大減小，故積分器的負載電容也等比例減小。

運放的有限增益會改變積分器的極點位置，產生積分泄露，也就改變了系統的噪聲傳遞函數的極點。通過行為級仿真掃描可以確定運放的直流增益需大于60 dB才能保證系統的精度。為了簡化設計，選擇一級折疊共源共柵放大器來實現積分器電路，運放的電路圖如圖6所示。在第一級積分器負載電容為10 pF時，仿真得到的運放電路直流增益為78 dB，單位增益帶寬約為12 MHz，相位裕度為 66°，擺率為 15.7 V/μs，功耗約為 1.4 mW。后級積分器的負載電容等比例縮放，對運放的增益和帶寬要求也大大降低，因此可以降低功耗。后級4個運放在負載電容等比例縮小的情況下總體功耗小于 1.5 mW。由于采用了一位量化，所以用比較器來實現調制器電容中的一位量化器，實現輸出數字信號。動態比較器具有電路簡單、速度較快、功耗低的特點。

圖5 全差分五階前饋低通調制器電路

圖6 運算放大器電路

設計的五階低通ΣΔ調制器電路采用CHRT 0.35 μm CMOS工藝實現，系統工作在3.3 V的電源電壓下。通過提取出版圖寄生參數，在 Spectre下進行后仿驗證，輸入信號幅度為500 mV的差分正弦信號，信號頻率488.28 Hz，系統的采樣頻率為250 kHz。將瞬態仿真的位流導出到MATLAB下進行頻率分析，65 536點的 FFT結果如圖 7所示。系統的信噪比達到 108.6 dB，有效位數約為 18位，總體功耗3.4 mW。由于開關和運放的非線性以及版圖的對稱性問題導致圖7中出現了3次諧波失真。

圖7 五階ΣΔ調制器版圖后仿真結果

3 結束語

本文在CHRT 0.35 μm CMOS工藝下實現了一種用于加速度計信號檢測的高精度ΣΔ調制器。后仿真結果表明在 1 kHz的信號帶寬內，實現了約 18位的有效位數，整體功耗只有3.4 mW。通過后仿真結果和行為級建模的結果對比可以證明設計的五階單環調制器電路實現了設計目標，達到了性能要求。

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圖7 主處理器cpu資源分布

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（收稿日期：2014-11-11）

作者簡介：

黃水長（1991-），男，碩士研究生，主要研究方向：多旋翼飛行器技術開發及應用、嵌入式系統。

栗盼（1992-），女，碩士研究生，主要研究方向：嵌入式開發及應用、檢測與控制技術。

孫勝娟（1980-），女，碩士研究生，主要研究方向：計算機軟件。

A fifth-order sigma-delta modulator applied in accelerometer

Cheng Lei，Chen Zhongliang
(Huanghuai University，Zhumadian 463000，China)

A single-loop fifth-order sigma-delta(ΣΔ)modulator circuit applied in accelerometer is designed using CHRT 0.35 μm CMOS process.The modulator is modeled and analyzed in MATLAB/Simulink and parameters are optimized to achieve a stable high-order system.The system stability is analyzed based on the root locus.The power dissipation of the circuit is about 3.4 mW with sampling frequency 250 kHz at a 3.3 V power supply.The post-simulation result indicates that the signal-to-noise-ratio (SNR)is 108.6 dB with 18-bit resolution over a signal bandwidth of 1 kHz,which meets the accelerometer′s demand for subsequent stage high-precision modulator.

low-pass ΣΔ modulator；modeling;high-order；root locus

TN79

：A

：0258-7998(2015)03-0044-04

10.16157/j.issn.0258-7998.2015.03.010

2014-11-03)

程磊（1981-），女，碩士，講師，主要研究方向：電子技術、計算機軟件應用。

陳中良（1980-），男，碩士，實驗師，主要研究方向：軟件工程、計算機應用。