一種集成于I/O的段碼式LCD驅動IP核設計

陳 潔，陳 嵐

中國科學院 微電子研究所，北京 100029

段碼式液晶顯示器LCD（Liquid Crystal Display）以其驅動電流小，配置靈活，功耗低，壽命長及成本低廉等優勢被廣泛應用于儀器儀表中。段碼式LCD的驅動較為復雜，為了延長LCD的使用壽命，段碼式LCD需要由至少3個電平構成的方波序列來驅動[1]。一般情況下，0.18 μm工藝中的數字集成電路的電源電壓通常為1.8 V，而驅動LCD的最高電平需要高于3 V，因此數字電路無法簡單地直接輸出預期的方波序列。為了實現段碼式LCD的驅動，通常需要采用另外的驅動芯片或者設計復雜的模擬電路[2-3]，這無疑增加了集成電路后端設計流程的復雜度和段碼式LCD應用的開發成本。

為此本文設計了一種集成于I/O單元的通用的段碼式LCD驅動IP核（Intellectual Property core），使得I/O單元在保留原有功能的同時又具有驅動段碼式LCD的能力。本IP核雖為模擬電路結構，但在應用時完全兼容數字后端設計流程，同時本IP核的應用提高了芯片集成度，縮短了段碼式LCD應用的開發周期，降低了應用的開發成本。

1 系統設計

1.1 原理簡介

段碼式LCD的驅動電路結構如圖1所示，為了實現方波輸出，需要給驅動電路提供0、Δu、2Δu和3Δu等直流電平輸入，并通過模擬開關電路分時導通[4]。直流電平可由片外電阻分壓產生，開關電路的控制信號由前級數字模塊產生。圖1中的A0～A3、AN0～AN3為控制信號的輸入端口，VLCD、VR2、VR1和GND分別為 3Δu、2Δu、Δu和0等直流電平的輸入端，To_LCD為驅動電路的方波輸出端。在本設計中，控制信號An和ANn為互補數字信號，Δu＝1.1 V 。

集成電路中的開關電路通常采用傳統的CMOS傳輸門[5-8]，圖1中的模擬開關模塊的開關功能主要就是由傳輸門實現的。一般情況下，0.18 μm工藝的芯片內標準晶體管供電電壓為1.8 V，因此，芯片內部數字電路的信號電壓最大為1.8 V。而1.8 V的控制信號無法正?？刂戚斎腚妷簽?.2 V和3.3 V的傳輸門，為了提高控制信號的電壓，首先需要設計電壓轉換電路對模擬開關電路的控制輸入信號進行電壓轉換，將0 V和1.8 V的控制信號轉換為0 V和3.3 V。電壓轉換電路的輸出信號經緩沖電路消除噪聲抖動后輸入到傳輸門的控制端。

圖1 段碼式LCD的驅動電路結構圖

1.2 電壓轉換電路

在電壓轉換電路中使用了鎖存電路，鎖存電路以其簡單實用的特性被廣泛應用于集成電路中，以實現低電壓對高電壓的轉換[9-11]。圖2所示的鎖存電路為雙穩態電路，當輸入不相等時，電路在正反饋的作用下會使輸出最終穩定在VLCD或GND。在本設計中，VLCD為3.3 V，An和ANn為互補數字信號。如An為邏輯‘1’，則A_trans端輸出3.3 V，反之輸出為0，從而完成1.8 V的控制信號到3.3 V的控制信號的轉換。

圖2 控制電壓的轉換電路結構圖

1.3 緩沖電路與傳輸門

圖3為緩沖電路和傳輸門的結構，其中前兩級反相器為電壓轉換電路的輸出緩沖級，緩沖電路可以提高驅動電路的抗干擾能力，消除可能發生的信號抖動（噪聲）。

圖3 控制電壓的緩沖電路與傳輸門

電壓轉換電路輸出的A_trans信號通過兩個3.3 V供電的反相器，形成穩定的控制信號A_f，A_f再通過一個反相器產生AN_f，AN_f與A_f一起控制傳輸門是否導通。IN為3Δu、2Δu、Δu或0 V等直流電平的輸入端口，To_LCD為驅動電路的輸出端口。

1.4 晶體管尺寸的確定

輸出方波的跳變頻率和負載對傳輸門的驅動能力提出了要求。本設計需要考慮的負載有：片外LCD屏幕的電容、I/O中大面積金屬線的電容以及封裝帶來的電容等。

取跳變時間t為時鐘周期T的20%，取傳輸門輸出的跳變時間為輸出電壓的10%到90%的區間，則可得傳輸延時公式：

其中r為傳輸門的等效電阻，c為傳輸門負載總電容，U為LCD的最大跳變電壓。由式（1）可以得到r的最大值rmax。參考芯片制造廠的數據文檔后，可由此rmax確定傳輸門中 MOS管的尺寸，NMOS：W/L=1.1 μm/0.35 μm ，PMOS：W/L=1.4 μm/0.3 μm 。

2 驅動電路與I/O的結合

本設計的最獨特之處在于將此IP核合并到I/O中，使得數字芯片可以在不添加額外管腳的情況下也能具有段碼式LCD的驅動能力。由于本IP核與芯片內部的接口均為數字接口，所以能完全兼容數字后端設計流程，而不需要手動布線。

圖4 驅動電路與IO的結合

如圖4所示，將此IP核的輸出端直接拼接于模擬I/O的輸入端，便可以將結合了模擬I/O的驅動電路合并到任意帶三態功能的數字管腳上，使此管腳能為段碼式LCD驅動端口和原數字端口所復用。當此管腳上的LCD驅動單元的模擬開關全部處于關斷狀態時，此管腳可用于原有的數字功能。若要使用LCD驅動功能，則需要控制此管腳上的數字I/O單元保持為高阻態，管腳可以輸出預期的方波序列，實現LCD驅動的功能。

需要注意的是，數字I/O口要具有三態功能才能實現復用。若應用中的數字I/O口原本沒有三態功能，則可將原數字I/O口替換為增加了三態功能的數字I/O口再與模擬I/O合并。在本設計中，此IP核的3Δu、2Δu、Δu和0 V的直流輸入都來自電源環，以簡化布線的復雜度。

3 版圖實現與測試

一般情況下，0.18 μm工藝中的標準晶體管柵極最多只能承受3 V的電壓，而在本設計中，柵極需要承受3.3 V的電壓，因此，為了正常應用于3.3 V的電壓環境，本設計中的每一個晶體管都需要使用厚柵，以保證柵極能承受高于3.3 V的電壓。此外，為了減少噪聲的干擾，本IP核在電路周圍添加了保護環。

最終版圖如圖5所示，面積為 36.22 μm ×7.33 μm=265.5 μm2。

圖5 IP核最終版圖顯示

圖6為流片后的測試結果在示波器中的顯示。復用管腳在LCD驅動模式下能正常輸出預期的方波序列，能正常驅動段碼式LCD。

圖6 流片后的測試結果

4 結論

本文實現了段碼式LCD驅動IP核與數字/模擬I/O的高效集成，使得數字芯片管腳具有了直接驅動段碼式LCD的能力；實現了一個兼容數字電路后端設計流程的模擬結構IP核，使得復雜的LCD驅動電路能通過純數字后端設計流程完成。本文IP核的應用提高了芯片集成度，縮短了段碼式LCD應用的設計周期，降低了應用的開發成本。最終芯片測試結果表明，所設計的通用IP核能夠驅動段碼式LCD正常顯示，實現了預期的設計目的。

[1]Chen Ziping，Chuang Chehao，Ker Mingdou.Design on new tracking circuit of I/O buffer in 0.13-/spl mu/m cell library for mixed-voltage application[C]//Proceedings of the IEEE International Symposium on Circuits and Systems（ISCAS 2006），21-24 May，2006.

[2]車曉路，王永生，趙再新，等.液晶顯示器驅動電路的設計[J].微處理機，2008，29（3）：24-27.

[3]Lanuzza M，Corsonello P，Perri S.Low-power level shifter for multi-supply voltage designs[J].IEEE Transactions on Circuits and Systems II，2012，59（12）：922-926.

[4]Huang Yujung，Liu Chihfeng，Chang Shaopin，et al.Design of LCD driver IP for SOC applications[C]//Proceedings of IEEE Asia-Pacific Conference on Advanced System Integrated Circuits，Aug，2004：62-65.

[5]Liu Nan，Liu Shiyu，Yoshimura T.Wirelength driven I/O buffer placement for flip-chip with timing-constrained[C]//Proceedings of IEEE Asia Pacific Conference on Circuits and Systems（APCCAS），2-5 Dec，2012：631-634.

[6]Moghe Y，Lehmann T，Piessens T.Nanosecond delay floating high voltage level shifters in a 0.35 m HV-CMOS Technology[J].IEEE Journal of Solid-State Circuits，2011，46（2）：485-497.

[7]Osaki Y，Hirose T，Kuroki N，et al.A low-power level shifter with logic errorcorrection forextremely low-voltage digital CMOS LSIs[J].IEEE J Solid-State Circuits，2012，47（7）：1776-1783.

[8]Khorasani M，Benham M，van den Berg L，et al.High-voltage CMOS controller for microfluidics[J].IEEE Trans on Biomed Circuits Syst，2009，3（2）：89-96.

[9]Matsumoto A，Sakiyama O，Tokunaga S，et al.Multiphaseoutput level shift system used in Multiphase PLL for low power application[C]//Proceedings of the IEEE Symposium on VLSI Circuits Date of Conference，14-16 June，2007.

[10]Dwivedi D，Dwivedi S，Potladhurthi E，et al.Voltage up level shifter with improved performance and reduced power[C]//Proceedings of the 25th IEEE Canadian Conference on Electrical and Computer Engineering（CCECE 2012），April 29-May 2，2012：1-4.

[11]Zhang Xiaolin，Lin Zhi，Chen Song，et al.An efficient level-shifter floorplanning method for multi-voltage design[C]//Proceedings of the IEEE International Conference on ASIC，2011：421-424.