一種數字陀螺中Σ-Δ DAC的數字調制器設計和驗證

郭紅轉

(南陽理工學院 計算機與信息工程學院，河南 南陽473004)

一種數字陀螺中Σ-Δ DAC的數字調制器設計和驗證

郭紅轉

(南陽理工學院 計算機與信息工程學院，河南 南陽473004)

采用單環級聯分布式前饋結構(CIFF)設計并實現了一款三階四比特量化的 Σ-Δ數字調制器。噪聲傳遞函數通過局部反饋技術進行了零點優化，并且對各系數進行CSD(Canonical Signed Digit)編碼優化。系統建模仿真結果得到SNDR為120.3 dB，有效位數(ENOB)為19.7位。針對多位量化適配問題，采用數據加權平均(DWA)算法對誤差進行噪聲整形，以減小失配引起的非線性誤差。利用增加單元DAC的方法，對DWA算法進行改進，解決了其在直流或低頻周期信號下會產生雜波的問題，并對其進行系統建模與仿真。最后利用FPGA驗證了IDWA-DAC系統模型的正確性，這種結構能夠有效提高動態范圍，滿足設計要求。

DAC；Σ-Δ調制器；數字調制器；多位量化；DWA

0 引言

MEMS陀螺接口電路的數字集成化已經成為MEMS陀螺發展的一個最熱門的方向，所以高性能模數和數模轉換器對于數字陀螺接口電路的集成就變得格外重要[1]。如圖1所示，在一個數字陀螺的經典系統結構中，DAC擔負著將DSP處理后的數字信號轉換為模擬信號的作用，然后將模擬信號反饋給陀螺，從而實現閉環數字控制的功能，用來保證整個系統的穩定。相對于傳統的耐奎斯特數模轉換器而言，Sigma-Delta數模轉換器能夠實現更高的精度，這對于提升MEMS數字陀螺系統的整體性能而言具有非常重要的現實意義[2]。此外，針對于多位量化數字調制器的內部DAC不匹配導致的非線性問題，對DWA模塊進行了改良設計，并且通過FPGA驗證，得到了預期的結果。

圖1 MEMS數字陀螺系統結構

1 Σ-ΔDAC結構

一個典型的Σ-Δ DAC的系統結構如圖2所示。輸入數字信號 x(n)是經過耐奎斯特頻率 fs采樣得到的。數字插值濾波器的主要功能是對數字信號進行二次采樣，從而提高數字信號的采樣頻率，x1(n)的位數L大于或等于 x(n)的位數 N。信號x1(n)通過 Sigma-Delta數字調制器進行量化來降低輸出精度，并抑制量化噪聲。當輸出的位數M＞1時，內部M位DAC由于器件之間存在失配誤差，會產生非線性問題[3]。因此需要采用動態單元匹配技術(DEM)減小內部M位DAC的非線性[5-7]。

圖2 Sigma-Delta DAC系統結構

綜合分析各個結構的優缺點，折中考慮后，本文中的Σ-Δ數字調制器最終采用了三階四比特量化的單環前饋結構(CIFF)。圖3為NTF經過零點優化后的最終結構，經過零點優化的結構其量化噪聲能夠顯著降低，并且穩定性也得到顯著提高。圖4為系統結構的仿真結果。當輸入信號為頻率為 50 kHz、歸一化信號幅度為0.5的正弦波，系統的采樣頻率為 12.8 MHz時，得到輸出功率譜密度（PSD）。在100 kHz的信號帶寬內，系統的SNDR能夠達到 120.3 dB，有效位數達到 19.7位，滿足數字陀螺的性能要求。

圖3 Σ-Δ調制器系統結構的實現

圖4 Sigma-Delta調制器系統仿真的PSD

2 改進型DWA

動態元單元匹配技術（DEM）是一種對D/A轉換器中溫度計碼線性化處理的方法，而數據加權平均（DWA）由于具有整形效果明顯、硬件實現簡單、節省硬件開銷等特點而最為常見。向調制器輸入小幅度的信號時，數字調制器的輸出代碼值將大部分集中在中間值及其附近，這相當于連續向內部DAC輸入固定直流值。因此，動態匹配單元的誤差將會周期化，即在基帶內產生噪聲。本文使用的改進的DWA(IDWA)的基本思想是通過增加單元 DAC的數量[8]，使得單元 DAC的數量大于調制器的量化等級，以此來解決上述問題。圖5是IDWA的算法結構圖。圖6是IDWA中的單元選擇邏輯(ESL)模塊框圖。IDWA與傳統DWA模塊相比還具有一些優點。首先IDWA系統反饋回路中的輸入以及求和端均可以使用B位有符號信號，而不必為DWA中的B+1和B+2位有符號信號；其次是在DWA系統反饋回路的反饋信號中，不必使用求余算法，降低了系統結構的復雜性。在Matlab中建立DWA-DAC和IDWA-DAC系統，進行仿真對比。當向兩種系統輸入幅度為-2.5 dB、頻率為20 kHz的信號時，都能完成失配誤差整形，產生的雜波被整形到高頻處。但如果幅度降低到-22.5 dB時，情況會變得不同。圖7和圖8分別是輸入幅度-22.5 dB時的DWA-DAC輸出功率譜和IDWA-DAC輸出功率譜。由圖中可以看出DWA-DAC輸出功率譜信號帶寬內出現了寄生雜波，產生的失真將會降低調制器的動態范圍，而相同條件下的IDWA-DAC仍然能夠很好地完成失配誤差整形，保證了帶寬內的信號精度。因此通過對比可以發現，當向數字調制器輸入小幅度信號時，相比于典型的DWA算法，IDWA算法能夠有效提高調制器的動態范圍。

圖5 IDWA算法結構圖

圖6 IDWA中的單元選擇邏輯(ESL)模塊

圖7 幅度-22.5 dB時DWA-DAC輸出PSD

圖8 幅度-22.5 dB時IDWA-DAC輸出PSD

3 仿真結果

本文中 Sigma-Delta數字調制器的硬件實現如圖8所示，其中的各個參數都采用了CSD編碼優化，可以大幅度地減少硬件的消耗。

對調制器進行Verilog代碼實現，整個系統在modelsim下的仿真結果如圖10所示。從波形上可以看到，此結構實現了多位量化Σ-Δ數字調制器的功能。

圖9 Σ-Δ數字調制器的硬件實現

圖10 Sigma-Delta數字調制器的Modelsim仿真結果

4 FPGA驗證結果

最后利用FPGA進行 Σ-Δ數字調制器的綜合和驗證,本文使用的FPGA芯片是Xilinx公司 Spartan3E系列XC3S500E產品。經過綜合后輸入頻率 50 kHz的正弦波，采樣率為 12.8 MHz，經過 FPGA處理之后，圖11為利用Chip Scope Pro抓取的波形。將Σ-Δ數字調制器輸出數據從 FPGA中導出，對導出的數據進行 FFT運算，二次諧波小于-140 dB，三次諧波小于-135 dB，最大信噪失真比能達到120 dB，有效位數能達到19位以上，滿足設計要求。

圖11 抓取的驗證結果

5 結束語

本文設計了一款三階四位量化的Σ-Δ數字調制器，并且對DWA結構進行了算法改進。最后利用FPGA驗證了設計的正確性，達到了設計要求，實現了預期的設計目標。

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Design and verification of a digital modulator of a sigma-delta DAC for digital gyroscope

Guo Hongzhuan
(College of Computer and Information Engineering,Nanyang Institute of Technology,Nanyang 473004，China)

A sigma-delta digital modulator using a single-loop cascaded and distributed feed-forward structure is designed in this paper with third-order 4-bit quantization.Local feedback technology is applied to optimize the zero of noise transfer function, and the coefficients are also optimized based on the CSD code.Simulation results show that the SNDR can reach 120.3 dB,and ENOB is 19.7.This paper uses a data-weighted-average (DWA)algorithm for noise shaping of the multi-bit quantization to reduce the nonlinearity error caused by the mismatch.By increasing the number of the DAC unit to improve the DWA algorithm,the problem of tones introduced by the DC or low frequency periodic signals is solved,and its system model and simulation are accomplished.Finally,the system model of IDWA-DAC is proved to be valid by the FPGA verification,and it effectively improves the dynamic range and meets the design requirements.

DAC；Σ-Δ modulator；multi-bit quantization；DWA

TN79

A

0258-7998(2015)04-0053-03

10.16157/j.issn.0258-7998.2015.04.011

2014-10-22)

郭紅轉(1979-)，女，碩士，講師，主要研究方向：計算機仿真建模等。