基于有限狀態機的二進制序列信號檢測器的設計

李建偉（長治學院電子信息與物理系，山西長治，046011）

基于有限狀態機的二進制序列信號檢測器的設計

李建偉
（長治學院電子信息與物理系，山西長治，046011）

本文用Verilog HDL語言在Altera公司的現場可編程邏輯器件EP1C6Q240C8上設計了一個8位序列信號檢測電路。文中介紹了Verilog HDL狀態機設計電路的方法，給出了所設計電路的仿真波形，并最終在可編程邏輯器件EP1C6Q240C8上實現了該電路。

有限狀態機（FSM）；序列信號檢測器；Verilog HDL；EP1C6Q240C8

0　引言

序列信號檢測器是將一個指定序列從數字碼流中識別出來，它在雷達、遙測、數據通信、密碼認證等領域中用有著廣泛的應用。

在設計序列信號檢測器時可以采用可編程邏輯芯片和硬件描述語言相結合的方式進行，與常規的設計方法對比，該設計方法簡化了電路硬件的設計過程，使設計者將更多的精力用于軟件設計，而且電路設計的穩定性也有顯著提高。

1　有限狀態機（FSM）及其設計電路步驟

1.1有限狀態機硬件優勢

當前以硬件描述語言為工具，邏輯器件為載體的系統設計越來越廣泛。在設計中，狀態機是最典型，應用最廣泛的電路模塊，其結構模式相對簡單、層次分明、運行速度高效、執行時間確定。

有限狀態機可應用于各種系統控制，如：微處理機與外設之間的控制、工業控制數據的加密與解密，數字信號與處理中的時序控制等。

1.2有限狀態機的結構示意圖

常用狀態機的一般結構示意圖如圖1所示。

1.3有限狀態機設計的一般步驟

利用狀態機進行設計有如下幾個步驟：

圖1　狀態機的一般結構示意圖

（1） 定義輸入變量和輸出變量。

（2） 根據具體問題，定義狀態機可能出現的狀態。

（3） 用二進制碼對出現的狀態進行合理編碼。

（4） 用Verilog HDL語言對狀態機進行描述。

1.4設計電路說明

設計一個二進制串行輸入信號為“10101110”的序列信號檢測電路，并通過一個7段數碼顯示譯碼器作為檢測結果的輸出顯示，如果串行序列為“10101110”，譯碼器顯示“C”，否則顯示“F”。

2　序列信號檢測器的設計

2.1設計思路

設計時假設電路的初始狀態為s0，如果輸入信號按照“10101110”的次序依次輸入，則電路的狀態依次出現s0→s1→s2→s3→s4→s5→s6→s7→s8，當出現s8時，輸出狀態顯示為“C”。

2.2Verilog HDL源程序

圖2　序列信號發生器的仿真結果

圖3　GW48實驗系統電路結構圖

2.3程序說明

程序中clk是時鐘信號，上升沿有效；rst是異步清零信號，高電平有效。如果rst產生一個有效信號，當前狀態進入s0，同時程序啟動組合進程，開始執行條件分支語句。為和實驗系統有機結合，程序的輸出sout定義為一個4位位寬的矢量。

2.4功能仿真

在對源程序編譯后，進行仿真時，選擇Assignments-Settings-Simulator Settings-Simution -mode-functional仿真，仿真結果如圖2所示。

仿真波形顯示，當有正確序列“10101110”進入時，時序進程在時鐘脈沖的上升沿會完成狀態s0~s8的變化。當到了狀態s8時，輸出序列標志sout=1100（譯碼后顯示為“C”），否則輸出序列標志sout=1111（譯碼后顯示為“F”）。

2.5引腳鎖定

該電路的硬件測試是在GW48實驗系統上完成的。GW48實驗系統的核心器件是采用Alter公司的EP1C6Q240C8芯片。EP1C6Q240C8芯片是Altera公司推出的新一代低成本、中等規模的FPGAGW48實驗系統的電路圖如圖3所示。

結合實驗系統，在進行引腳鎖定時，按鍵7用來控制復位信號CLR；按鍵6來控制時序脈沖CLK；需要檢測串行序列數輸入信號DIN與PIN_3連接；輸出端AF接PIN_168~ PIN_165。引腳鎖定如圖4所示。

2.6硬件測試

編程下載后，用按鍵2和按鍵1輸入兩個十六進制待測序列數“10101110”（密碼），按鍵6（CLK）8次后，串行輸入的8位二進制序列碼與預置碼“10101110”相同，數碼8的顯示就從字符“F”變成字符“C”。

3　結論

用有限狀態機編寫的該序列檢測器成功的通過了綜合和布局布線，從仿真波形和硬件測試結果發現，該電路功能完全正確，實現了預定任務。通過該電路的設計可以看出，與傳統的電路設計方法比較，EDA技術可以用HDL語言對數字系統進行抽象的行為與功能描述，可利用計算機在電子設計的每一個階段來模擬驗證，確保了設計過程的正確性，從而降低了設計成本，縮短了設計周期。

［1］ 潘松，黃繼業.EDA技術實用教程（第四版）［M］.北京：科學出版社，2012.

［2］ 周小仨.基于verilog的序列檢測器設計［J］.軟件工程師，2015，（3）：7-8.

［3］ 張武.基于VHDL的有限狀態機設計［J］.華東理工學院學報，2007，30（4）：366-369.

［4］ 李瑞，孫顯龍等.基于FPGA和VHDL的序列檢測器設計［J］.微處理機，2012，33（5）：4-6.

［5］ 劉斌，孫志雄.基于FP G A 的序列檢測器設計［J］.科技信息，2013， 30（6）：306.

［6］ 李蕓，黃繼業等.EDA技術實踐教程 ［M］.北京電子工業出版社，2014.

Detecting Device Design for Binary Sequence Signal Based on the Finite State Machine

Li Jianwei
（Department of Electronic Information and Physics，Changzhi University，Changzhi Shanxi，046011，china）

In this paper，a detecting electric circuit for 8 binary digits sequence signal is designed by employing the language of Verilog HDL，based on Field Complicated Programmable Logic Device EP1C6Q240C8 from Altera Company.This paper first introduce the design method for the detecting electric circuit device by use of Verilog HDL finite state machine，subsequently show the simulation waveforms for the designed electric circuit device，and finally implement the detecting functionality of the electric circuit device at the Field-Programmable Gate Array EP1C6Q240C8.

Finite State Machine（FSM）；Sequence Detector；Verilog HDL；EP1C6Q240C8

圖4　EP1C6Q240C8引腳鎖定

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