基于電熱耦合效應下的TSV互連結構傳輸性能分析

李春泉+謝星華+尚玉玲+黃紅艷+鄒夢強

摘 要： 根據電路和熱路的基本原理結合硅通孔（TSV）的幾何結構，建立TSV互連結構等效電路模型，對該模型進行電?熱耦合條件下的互連傳輸性能分析，研究TSV的半徑、高度和二氧化硅層厚度對TSV傳輸性能的影響。結果表明，TSV互連結構的傳輸性能隨著半徑和二氧化硅層厚度的增大而變得越好，隨著其高度增大而變得越差。同時用COMSOL仿真軟件分析出的S參數與等效電路模型的結果相對比，所得的結果幾乎一樣，進一步說明等效電路模型的正確性。

關鍵詞： TSV； 電熱耦合； 等效電路； COMSOL； S參數

中圖分類號： TN917.83?34； TN605 文獻標識碼： A 文章編號： 1004?373X（2017）08?0004?04

Analysis of TSV interconnection structure transmission performance based on

electro?thermal coupling effect

LI Chunquan， XIE Xinghua， SHANG Yuling， HUANG Hongyan， ZOU Mengqiang

（School of Mechanical & Electrical Engineering， Guilin University of Electronic Technology， Guilin 541004， China）

Abstract： In combination with the fundamental of the circuit and heat circuit， and geometry structure of the TSV （through silicon via）， the equivalent circuit model of the TSV interconnection structure was established. The interconnection transmission performance of the model under the electrothermal coupling condition is analyzed. The influence of the radius， height and silicon dioxide layer′s thickness of the TSV on the TSV transmission performance is studied. The study results show that the transmission performance of the TSV interconnection structure becomes high with the increase of the radius and silicon dioxide layer′s thickness of the TSV， and becomes poor with the increase of the height of the TSV. The S?parameter analyzed with the COMSOL simulation software is compared with the result obtained with the equivalent circuit model. The two results are almost the same， which prove that the equivalent circuit model is correct.

Keywords： TSV； electrothermal coupling； equivalent circuit； COMSOL； S?parameter

0 引 言

硅通孔（TSV）作為新一代封裝技術成為當前重要的發展方向。它采用垂直的互連方式，可以有效地提高封裝密度、降低功耗、減小噪聲及提高系統可靠性。但是，TSV由于采用垂直互連方式，使得其特征尺寸更小、極大地增加了布局密度，并且隨著芯片工作頻率的不斷提高，由此產生的TSV的可靠性及信號傳輸完整性問題更加嚴重。所以，分析TSV互連的傳輸參數及傳輸性能是很有必要的。

當前已經有許多學者對TSV的熱性能和傳輸性能進行分析。文獻[1]詳細地介紹了TSV技術的特點，關鍵工藝和TSV互連技術可靠性分析。文獻[2]介紹了基于熱結構耦合的3D?TSV互連結構的應力應變分析。文獻[3]分析了TSV各種參數（間距，寬高比，鍍層厚度和TSV填充物）對TSV插件的熱傳導的影響。文獻[4]提出一種同軸TSV結構，并利用HFSS軟件分析了不同絕緣層材料的介電常數對TSV傳輸性能的影響。文獻[5]綜合分析了TSV材料、結構參數對其RLC寄生效應參數的影響。文獻[6]在傳熱條件下分別提取了硅通孔縱向和橫向的熱阻和溫度的熱傳輸解析模型。

從以上研究現狀可以知道，在TSV熱分析方面，主要分析了TSV對芯片熱性能的影響，而對TSV傳輸性能的研究沒有考慮TSV互連自熱的影響。而在前面的介紹中知道TSV互連自身的電熱問題會嚴重影響其電路性能，甚至會導致失效。針對這些問題，本文建立了考慮TSV互連自熱影響下的有限元分析模型，并在此基礎上分析TSV的傳輸性能。

1 TSV幾何模型

本文中以圓柱形TSV為對象，導體材料為銅，絕緣層為二氧化硅，TSV之間的填充層為硅，其簡化結構如圖1所示。參數如下：銅導體半徑=4 μm，二氧化硅絕緣層厚度=100 nm，硅層厚度=10 μm，硅襯底高度=100 μm，二氧化硅氧化層介電常數，硅襯底介電常數和電導率（電阻率）。

2 MOS效應

圓柱形TSV的MOS效應已經提出并得到驗證[7]，由TSV的結構容易看出，在圓柱形TSV的MOS結構可以通過一維的Poisson方程求解如下：

MOS結構存在三種工作狀態，可變電阻區，恒流區和擊穿區。MOS管施加的電壓超過閾值電壓時，耗盡區域達到其最大值，相應的耗盡區半徑可以通過閾值條件計算出來：

式中：為玻爾茲曼常數；是溫度；是本征載流子濃度；是電子電荷。MOS管的閾值電壓可以表示為：

如圖2所示為考慮電熱影響下的集總元件電路模型，和分別為銅導體的電阻和電感，可通過式（11）和式（12）得到。和分別為氧化層電容和耗盡層電容[8]，和分別為硅襯底的電容和電阻，其值分別為40 F和134。

3 TSV互連傳輸性能分析

3.1 溫度影響下傳輸性能分析

電熱效應會對TSV的傳輸特性產生顯著的影響，本文中主要研究TSV互連的正向傳輸能力，也就是參數。如圖3所示，由多物理場仿真軟件COMSOL計算得到的結果與等效電路模型得到的結果進行對比。

由圖3可得出結論：

（1） COMSOL仿真結果與等效電路模型得到的參數非常接近，結果相差不到0.01 dB，表明本文等效電路模型方法的正確性。

（2） 加載信號產生的溫度會影響TSV互連的傳輸性能，也就是溫度會使TSV互連的值變小。其中主要的原因是因為加載信號產生的溫度會增大寄生電容和電阻的值，而電容和電阻的增大會提高TSV互連的功耗，因此加載信號產生的溫度會使TSV互連的正向傳輸性能變差。

3.2 TSV互連半徑對S參數的影響

分析采用TSV半徑分別為4 μm，6 μm，8 μm；二氧化硅的厚度為100 nm，10 μm；TSV的高度為100 μm。結果如圖4所示。

由圖4可知TSV半徑越大，的值越大，而且變化比較明顯，在10 GHz時半徑從4 μm增加到8 μm，的值從-0.28 dB增加到-0.21 dB，也就是TSV互連的傳輸性能隨著半徑的增大而變得越好。因為TSV的阻抗隨著半徑的增大而減小，導體損耗減小，在設計時，應在制造工藝允許的范圍內考慮增大TSV半徑。

3.3 TSV互連高度對S參數的影響

將TSV的高度分別設置為100 μm，125 μm，150 μm，其他參數仍采用上述相同的結構： TSV半徑為4 μm、二氧化硅的厚度為100 nm，仿真結果如圖5所示。由圖5知為100 μm時的傳輸特性性能最好，而為150 μm時傳輸特性性能最差，所以得出TSV傳輸特性性能與其互連高度呈反比關系。因為TSV互連高度增加會引起導體損耗與介質損耗的增大，在設計時應選取盡量短的TSV進行傳輸。

3.4 TSV二氧化硅層厚度對S參數的影響

結構參數取TSV半徑為4 μm；二氧化硅的厚度分別為100 nm，200 nm，300 nm；TSV的高度為100 μm，研究二氧化硅層厚度對TSV互連傳輸性能的影響，結果如圖6所示。由圖6可見，隨著絕緣層厚度的增加，的值變得越大，也就是增加二氧化硅層的厚度可以改善TSV的傳輸性能。這是由于二氧化硅層電容與厚度成反比，二氧化硅層厚度越大其電容越小，流過二氧化硅層的位移電流變小，因此基底的介質損耗降低，所以TSV的傳輸性能隨著二氧化硅層厚度的增加而改善。在設計時，應在制造工藝允許的范圍內考慮增大二氧化硅層厚度[9]。

4 結 語

通過對TSV電熱耦合條件下的傳輸性能仿真分析，揭示了溫度及TSV模型結構參數對于信號傳輸特性的影響。其TSV互連高度和半徑與傳輸性能成反比，二氧化硅層厚度與傳輸性能成正比，建立了TSV的等效電路模型，并把它的元件參數提取出來，然后給出了提取參數的公式，最后對物理結構仿真曲線和電路模型的合理性進行對比，得到了很好的驗證。本文給出的TSV結構尺寸與信號傳輸特性的關系，可以為設計者提供TSV結構尺寸方面的參考，元件的提取方法及其等效電路的模型能夠減少設計時間，從而提高三維集成電路的設計效率。

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