基于FPGA的窄帶多通道數字脈壓設計?

王利華

(中國航空工業集團公司雷華電子技術研究所,江蘇無錫214063)

0 引言

在大多數雷達系統的處理架構中,一般由數字中頻接收系統完成模擬中頻信號模數變換器(Analog to Digital Converter,ADC)采樣,并基于現場可編程門陣列(Field Programmable Gate Array,FPGA)實現數字下變頻和數據打包輸出算法,再由信號處理系統基于數字信號處理器(Digital Signal Processor,DSP)實現基帶信號數字脈壓和后續處理算法。但是DSP芯片處理速度低、實時性差且并行處理能力弱,使得基于DSP的數字信號處理有著極大的應用局限性。

隨著FPGA芯片技術和集成度的高速發展,以及FPGA本身具備的處理速度快、適合并行運算的特點,在雷達數字接收系統和信號處理系統得到越來越廣泛的應用。部分信號處理算法(如線性調頻信號脈壓等)可以前移至數字中頻接收系統基于FPGA實現,這樣不但能夠有效減輕DSP芯片的處理壓力,也可以優化信號處理系統的算法架構。在數字中頻接收系統中,基于FPGA實現多通道數字下變頻、線性調頻信號數字脈壓和數據打包算法的綜合設計,能夠有效提升數字中頻接收系統的預處理能力。

1 數字脈壓方法

1.1 頻域相乘法

線性調頻信號的脈壓工程實現包括時域卷積和頻域相乘兩種方法。在雷達窄帶信號處理系統中[1],線性調頻信號脈壓長度從幾十點到幾千點不等,如果采用時域卷積的方式進行脈壓,匹配濾波器的設計較為困難。尤其是脈壓長度達到幾千點數時,無論如何優化設計,匹配濾波器的階數都太大,其乘法及加法的運算規?？赡軐е翭PGA的資源占用過多而無法實現。

頻域相乘[2]的方式主要需要進行快速傅里葉變換(Fast Fourier Transform,FFT)和快速傅里葉逆變換(Inverse Fast Fourier Transform,IFFT)運算,脈壓匹配過程是在頻域與匹配系數進行點乘。而目前工程上應用較為廣泛的FPGA,其開發環境都提供了能夠進行FFT和IFFT運算的IP核,這使得信號的時域-頻域-時域轉換變得不太復雜。這些IP核支持的轉換運算長度可達64K點,能夠滿足雷達窄帶系統對絕大多數線性調頻信號脈壓的處理需求,因此基于FPGA的窄帶多通道數字脈壓更適合采用頻域相乘方式。

設基帶線性調頻信號為x(n),頻域匹配系數為h(n),那么頻域脈壓運算過程可表示為

將數字下變頻后的基帶線性調頻信號先進行FFT運算,再在頻域與脈壓匹配系數進行復乘運算,最后進行IFFT運算即獲得信號脈壓結果。

1.2 匹配系數

除FFT和IFFT運算外,脈壓匹配函數的系數計算也是實現脈壓的關鍵,一般可以采用預先存儲與實時計算兩種方式。預先存儲是根據線性調頻信號參數,基于Matlab進行計算并將匹配系數存儲于FPGA的只讀存儲器(Read Only Memory,ROM)中[3]。這種存儲方式對匹配系數的處理簡單,但是設計不夠靈活,更適合大帶寬線性調頻信號、帶寬種類較少的情況。

而雷達窄帶多通道處理系統一般包含多種帶寬和脈寬的線性調頻信號,由此導致脈壓匹配函數的種類很多,采用匹配系數存儲方式需要枚舉的數量太多。本文采用雷達系統通過串行通信總線提供回波線性調頻信號參數的方式,在FPGA內進行實時FFT計算的方式獲得脈壓匹配系數的頻域形式,這樣的方法更加適合窄帶多通道、多帶寬接收系統的脈壓處理。

2 多通道數字脈壓

2.1 架構設計

雷達窄帶接收系統中通常采用多個接收通道的處理模式。以常用的4個接收通道為例,在窄帶數字中頻接收系統中,基于單片FPGA不僅實現窄帶多通道數字接收、數字下變頻和數據打包處理,在FPGA中增加多帶寬回波信號數字脈壓,與原有功能實現一體化設計架構,如圖1所示。各個通道獨立完成ADC采樣、數字下變頻(Digital Down Conversion,DDC)、脈壓運算等,再統一進行數據打包輸出至處理機完成雷達信號處理系統的后續處理算法。

圖1 多通道DDC及脈壓一體化設計架構

采用一體化設計架構,將原本在處理系統中基于DSP芯片實現的脈壓算法,前移至數字中頻接收系統中。數字下變頻后的基帶信號直接在FPGA內完成數字脈壓,與DDC算法無縫對接,優化了雷達系統數據處理模式。脈壓后的信號再進行數據打包組合,處理系統可以基于此脈壓信號完成后續算法,減少一級脈壓處理,使得基帶數據流的運算處理更加緊湊。

由于窄帶接收通道包含多種帶寬和脈寬的線性調頻回波信號,數字下變頻抽取后根據信號帶寬的不同可能包含多種基帶數據率,脈壓運算每個PRI周期進行一次。FFT的IP核要求運算點數滿足2N,當數據長度不滿足FFT運算要求的2N時還需進行補零操作。結合大多數雷達窄帶接收系統的回波參數,線性調頻信號脈壓的FFT及IFFT計算長度可能包含32,64,128,256,512,1K,2K和4K等多種。

單個接收通道包含多種長度數字脈壓的處理架構如圖2所示,由于FFT IP核對運算長度不可重加載設置,因此每一種長度的FFT和IFFT均并行平鋪設計,而無法多種長度運算共用,這對FPGA資源的消耗將是很大挑戰。各種匹配系數的計算根據系統提供的脈寬、帶寬和數據率等參數在FPGA實時計算獲得。多通道脈壓算法的線性調頻信號FFT和IFFT運算各自獨立進行,但是脈壓匹配系數可以在通道間共用,節省FPGA資源消耗。

2.2 補零處理

雷達系統通常以PRI為處理單位,線性調頻信號的脈壓運算每個PRI進行一次,而不同帶寬的中頻信號經過數字下變頻低通濾波及抽取后的數據率也不同,因此每個PRI周期由采集波門脈寬和基帶信號數據率來決定處理點數。不過數據采集波門脈寬和數據率計算獲得的點數并不一定滿足2N,但是FFT和IFFT IP核運算要求的長度必須符合2N,這就涉及數據補零操作,將數據處理長度向上補零至最近的2N。雷達PRI脈沖、數據采集波門脈沖、原始基帶處理數據及以基帶低速數據率進行補零操作的時序關系如圖3所示。

由于窄帶系統基帶數據率一般只有幾兆赫茲、最多十幾兆赫茲,同時數據采集波門的占空比又較高,即每個PRI周期內,除了信號發射時間,其余回波信號幾乎要全部進行脈壓處理。如果采用與基帶數據率相同的速率進行補零數據操作,當需要補零較多時,補零后的數據可能與下一個數據采集波門的原始基帶數據重合,這樣將導致補零數據堵塞和混疊,進而無法完成后續脈壓處理。

為解決這種矛盾,并且提高脈壓處理效率,需要對原始基帶數據提高到高速時鐘域處理,即對各種數據率的低速基帶信號通過雙口隨機存儲器(Random Access Memory,RAM)提高到統一的高速率數據。高速時鐘通常選擇最大基帶數據率的幾倍甚至幾十倍,比如200 MHz以上的處理時鐘既可以提高基帶數據整合效率,又能夠保證FPGA邏輯實現的時序要求。

不過雖然采用雙時鐘域的方式可以解決補零操作數據堵塞和混疊的問題,但是寫RAM端的時鐘只能是基帶數據率的低速時鐘,為避免寫入RAM的數據無法及時讀取而導致數據覆蓋,數據整合及補零操作需要采用乒乓結構。奇數序列和偶數序列數據采集波門的基帶信號各自獨立進行數據低速寫入和高速讀取處理,然后在高數據率下完成數據補零及奇偶數據組合,使得后續脈壓處理在高時鐘域內進行?？鐣r鐘域乒乓結構數據補零及整合的時序關系如圖4所示。

采用乒乓結構雙口RAM數據整合方式[4],用高速時鐘將低速基帶信號進行速率提升處理,并實現多數據率基帶信號的數據整合及補零操作。這種跨時鐘域的數據處理方式,將低速基帶信號提升至高速時鐘域,不僅保障補零數據不會混疊,還能夠大大增加待脈壓基帶數據流的間隔,提高數據處理效率,保障充足的計算時間,為基于FPGA的數字脈壓流水運算提供了工程可行性。

圖4 高速率乒乓結構數據補零及整合時序

2.3 脈壓實現

目前主流FPGA芯片公司的應用開發環境都為用戶提供了多種IP核,對常用的運算不需要進行復雜的邏輯開發,直接調用相關的IP核即可[5]。例如Xilinx FPGA開發環境提供了脈壓主要運算所需的IP核,能夠滿足雷達窄帶接收系統對線性調頻信號脈壓的處理需求:用于FFT和IFFT運算的Fast Fourier Transform,最大可以支持64 K點計算;用于復數乘法運算的Complex Multiplier,可以實現信號FFT結果與脈壓匹配系數的復乘運算。

同時,基于Matlab Simulink與Xilinx System Generator聯合開發環境的設計與仿真方法,使得用戶能夠直接調用界面化的IP核進行工程設計,對FPGA的開發更加直接與簡化,適合于大規模、多通道、多帶寬窄帶數字接收系統的線性調頻信號脈壓算法設計與實現。本文將主要基于Xilinx FPGA開發環境System Generator中的IP核:用于基帶線性調頻信號FFT和復乘結果IFFT運算的Fast Fourier Transform 7.1[6],以及用于復數乘法運算的Complex Multiplier 3.1,來實現窄帶數字中頻接收通道多種運算長度的脈壓設計,其中單一計算長度數字脈壓的FFT、匹配系數復乘和IFFT三個關鍵算法實現過程如圖5所示。多通道線性調頻信號脈壓除了匹配系數可以共用外,FFT、匹配系數復乘和IFFT各自獨立進行,以確保通道間的運算同步性。

圖5 數字脈壓實現

基于FPGA的多通道頻域方式數字脈壓工程實現,除了算法實現的IP核外,關鍵還在于FPGA各項資源的消耗能否支撐。由于脈壓的FFT和IFFT運算占用較多用于數據緩存的Block RAM資源、用于乘加運算的DSP48E1資源,以及用于邏輯運算的Slice資源,因此在實際工程應用時需要對Fast Fourier Transform核進行優化設計,通過設置此IP核的參數使得FPGA內的各種資源能夠均衡使用。

以Xilinx公司資源與性能較優的7系列FPGA XC7VX690T為數字脈壓開發平臺,窄帶4個接收通道32點～4K點共計8種長度的數字脈壓算法對FPGA主要資源的使用情況,以及與數字中頻接收系統原有的窄帶4通道、多帶寬、多抽取率DDC和數據打包等功能綜合的一體化設計資源占用情況如表1所示。

表1 窄帶4通道脈壓及綜合設計FPGA資源

從表1中FPGA主要資源的使用情況可以看出,能夠在單片FPGA內實現窄帶4通道數字下變頻、數字脈壓及數據打包的一體化工程設計。在傳統數字接收功能基礎上增加數字脈壓算法,將有助于提升數字中頻接收系統的處理能力,同時可以減輕信號處理系統的數據運算壓力,達到雷達接收及處理系統綜合優化設計的目的。

3 FPGA仿真

基于FPGA的運算通常以定點為主,這與DSP的浮點運算相比,存在計算精度誤差。但是FPGA的定點運算過程能夠擴展數據位數,減少對中間計算過程的數據位截取,以盡可能靠近浮點運算的精度。通過對FFT、復乘和IFFT各級運算的數據截位進行合理優化,既能保證FPGA各項資源的均衡使用,又使定點運算精度能夠滿足雷達系統的應用需求。

以基帶線性調頻信號的數據長度4K點進行數字脈壓為例,脈壓匹配函數加Hamming窗,基于FPGA的窄帶線性調頻信號數字脈壓仿真結果如圖6所示。在FPGA開發環境基于IP核的數字脈壓仿真獲得了很好的效果,能夠滿足雷達系統對運算精度的要求。

圖6 4K點脈壓FPGA仿真結果

4 結束語

在數字中頻接收系統僅實現ADC采樣、數字下變頻及數據打包等功能的基礎上,增加傳統上在處理系統實現的脈壓功能。在單片FPGA內實現窄帶多通道數字下變頻、多長度數字脈壓和數據打包的一體化設計,能夠有效地提升數字中頻接收系統的綜合預處理能力。將數字脈壓由信號處理系統提前到數字中頻接收系統的FPGA中實現,這樣有助于減輕信號處理系統的數據處理壓力,對優化雷達接收及處理系統的架構均衡設計具有積極作用。

[1]伍小保,王冰,陶玉龍.基于FPGA多通道多帶寬多速率DDC設計[J].雷達科學與技術,2016,14(4):403-410.

[2]關濤,朱運航,常文革,等.數字下變頻與脈沖壓縮系統的設計與實現[J].雷達科學與技術,2010,8(2):133-138.

[3]顧峰,戴健.一種基于FPGA的頻域脈沖壓縮處理器的實現[J].艦船電子對抗,2016,39(4):105-109.

[4]王利華,胡志東.基于乒乓結構的數據打包技術[J].信息通信,2014(3):20-21.

[5]孫娟,韓濤,李彬,等.基于FPGA IP核的脈沖壓縮算法的實現[J].空間電子技術,2015,12(2):63-67.

[6]邢冠培,孟凡利.基于Xilinx FPGA IP核的浮點頻域脈沖壓縮算法的設計與實現[J].電子測試,2015(15):28-30.