一種新型的可編程遙測收發機設計

羅 亨，齊建中，王 樂，宋 鵬

(北方工業大學 電子信息工程學院，北京 100144)

0 引言

未來各種新型的遙測體制，需要突破無線電通信、計算機等技術的界限，形成技術上的統一，對平臺可編程、可重復配置等技術提出了更復雜的設計要求。因此，新型的遙測發射機/接收機必須具備體積小、集成度高、軟硬件區別更加模糊、可編程參數更全面等技術特征[1]。文獻[2-3]通過一些具有單一功能和固定指標的器件設計了特定波段的遙測系統，從中可以看出，現階段的系統設計大都基于簡單器件+PC處理器架構，整套系統體積大、成本高，工作場景、工作制式受到限制[4]，無法滿足當今各種可編程、小體積、實時、高速等需求[5]。

本文提出了一種基于可編程的射頻芯片(AD9361)+片上可編程系統(SOC)的硬件平臺設計方案，在實現該方案時，一方面通過設計AD9361和SOC的外圍電路來研制硬件板卡，另一方面通過設計配置程序和基帶調制程序來實現軟件設計。該板卡的射頻頻段可以涵蓋70 MHz～6 GHz[6]，通過軟件配置，可以實現任意頻率的選擇，其通用性、軟件可定義性滿足了新型遙測體制的應用需求。

1 硬件設計

1.1 系統基本架構

遙測收發機的硬件終端板卡提供一個通用的信息傳輸平臺，其核心主要由射頻部分和基帶部分2部分組成。射頻部分包括射頻電路、模擬與數字相互轉換電路和數字信號處理。射頻電路主要實現對射頻信號的濾波、放大和上下變頻等功能；轉換電路實現對中頻信號的模數轉換(ADC)、將數字信號轉換為中頻的數模轉換(DAC)、數字濾波和抽取/插值等功能；數字信號處理部分主要完成高速數字信號處理?；鶐Р糠植捎肧OC，實現碼型變換、數據加解擾、調制解調、信道編解碼、擴頻解擴以及與PC機數據指令交互等功能。遙測收發機的硬件框圖如圖1所示。其中給出了主要的芯片型號、功能以及連接關系。平臺的組成除了射頻部分和基帶部分外，還有時鐘電路、接口電路和電源模塊。

射頻部分主要由一片集成的射頻捷變收發器AD9361和2個介質濾波器完成射頻信號的接收和發射，2個介質濾波器分別把發射和接收的帶寬限定在特定的應用頻段，AD9361則完成對發射信號和接收信號的上下變頻和對中頻信號的濾波、放大、模數數模轉換、抽值插取以及數字濾波等。

基帶部分由一片XC7ZO30芯片通過數字數據接口同時完成對數字基帶發射信號的編碼、調制和對數字基帶接收信號的解調、解碼，并完成對數據的存儲和讀取。

時鐘電路為系統提供穩定的時鐘。

接口電路通過RS232接口和RS422接口完成與外界的通信和數據傳輸。

電源模塊為系統各個部分提供穩定的電壓，使之能夠正常啟動和工作。

圖1 遙測收發機硬件組成

1.2 射頻部分

1.2.1 射頻芯片AD9361

使用AD9361作為射頻模塊能夠實現全雙工直接變頻收發機的設計，并且能夠通過SPI總線對AD9361的內部寄存器讀寫其值來完成對芯片的配置，可配置的關鍵參數如表1所示[7]。

AD9361內部集成了混頻、濾波、放大、ADC和DAC等模塊，整體是一個直接變頻無線電結構[8]。信號方面，AD9361有4個發射端和6個接收端，發射和接收可設為差分或單端；控制方面，主要是由SPI總線與內部寄存器通信；接口方面，由并行數據接口與SOC通信。AD9361有FDD和TDD兩種全雙工模式可選[9]，適用于各種新型的遙測體制。

表1 AD9361可配置關鍵參數

參數最小值典型值最大值本振頻率/MHz706 000通道帶寬/MHz0.256發射幅度/dBm-760ADC工作頻率/MHz10.5245.76672DAC工作頻率/MHz10.5245.76672采樣率/MHz0.215.36125

1.2.2 射頻前端設計

射頻前端由一對SMA接口、一對巴倫和一對介質濾波器構成，電路如圖2所示。其中，虛線部分框出的是發射部分與接收部分的區別，接收射頻前端沒有這部分電路。加入這部分電路的原因在于發射部分需加入一個上拉電壓來驅動發射的功率，使之靈敏度最高能達到-105 dBm，動態范圍達到110 dB。1.3 V直流上拉加在電感與電容之間，能隔絕射頻信號，也能達到上拉的作用。

圖2 射頻前端原理

SMA連接天線接收和發射射頻信號；帶通濾波器把頻率限定在應用的頻段，本文應用的頻段為發射2.21 GHz，接收2.29 GHz，所以兩款帶通濾波器的中心頻率分別與發射頻率和接收頻率對應，帶寬均為20 MHz，其中，中心頻率2 290 MHz的帶通濾波器的帶外抑制在2 210 MHz衰減≥40 dB，而中心頻率2 210 MHz的帶通濾波器的帶外抑制在2 290 MHz衰減≥40 dB，2種濾波器的帶內插損均≤4.0 dB。

巴倫的型號為TCM1-63AX+，是一款射頻變換器，其工作頻率范圍為10～6 000 MHz，可以覆蓋AD9361的70～6 000 MHz全頻段。作用如下：① 單端信號和差分信號間的互相轉換，在接收端，把接收進來的單端信號轉換為差分信號，在發射端，把要發射的差分信號轉換為單端信號；② 由天線理論知，在偶極天線和同軸電纜之間加巴倫可以扼制掉同軸線外的高頻電流，這是由于偶極天線屬于平衡型天線，同軸電纜屬于不平衡天線，這二者如果直接相連會使得高頻電流流過同軸線纜的外皮，從而影響天線的輻射。

1.3 SOC和AD9361的接口實現

SOC和AD9361需要在硬件上實現數字信號的傳輸，即AD9361的時鐘接口、數字接口和控制接口能與SOC的專用IO以及GPIO直接相連[10]，故需要根據2個芯片的供電特性定義特定的引腳約束和電平標準。

一方面，在接口設計的過程中，由于ADI已經定義好了AD9361的每個引腳的功能，而SOC的GPIO是按照一定的規則去約束來實現[11]，所以，將SOC與AD9361連接的每對連線約束在相應BANK的IO口上，時鐘信號需要接在標注有CC的SOC管腳上[12]。另外，考慮到PCB走線的問題，在電路設計時，需要在PCB上走出等長、等間距的差分時鐘線。

另一方面，由于AD9361和SOC之間需要實現數字信號的傳輸，故需要定義相同的電平標準。由于AD9361的電平標準只有高電平1.8 V和2.5 V可選，而SOC的GPIO有高電平1.3 V、1.8 V、2.5 V和3.3 V等多種電平標準可選[13]，本文選擇了1.8 V高電平的電平標準。因此，AD9361的數字接口電源采用LDO電源1.8 V供電[14]，而SOC中與AD9361通信的BANK采用DCDC電源1.8 V供電，并且在引腳約束文件中把定義好的引腳約束到LVCOMS1V8標準[15]。

2 軟件設計

2.1 軟件框架

軟件的設計上以底層HDL驅動為主，分為4個部分：寄存器配置程序、SPI驅動、數字數據接口時序和單音信號的產生。寄存器配置程序至關重要，對AD9361內部多達1 014個內部寄存器進行有規律的讀寫配置，使AD9361能夠工作在應用所需的指標上。SPI驅動部分用于對AD9361的內部寄存器的讀寫，讀取并控制AD9361的工作狀態，使之能夠工作在應用所需要的頻段內。數字數據接口時序部分完成的是SOC與AD9361之間數據的交換，便于基帶數據的處理。單音信號產生程序為射頻信號提供單音數據，經過本振合成后發射出去。

2.2 關鍵寄存器的配置字

由于AD9361的寄存器多達1 014個，且有部分寄存器需重復多次讀寫，一一配置將使工程效率大打折扣，多數寄存器的配置字可以直接用ADI的官方軟件生成，而剩下的一些關鍵寄存器則需要按照要求逐一配置。

2.2.1 RF頻率控制字

RF頻率控制字控制AD9361內部的RFPLL頻率，使射頻前端工作在所需的頻段范圍。RF頻率控制字分為整數部分和小數部分，公式如下：

(1)

式中，fRFPLL為所需的射頻頻率(MHz)；fREF為參考時鐘的頻率(MHz)。Floor為向下取整，Round是取小數。求得的整數部分Ninterger和小數部分Nfractional存入相應的寄存器即可。

2.2.2 基帶頻率控制字

基帶頻率控制字控制AD9361內部的BBPLL頻率，BBPLL可以為ADC、DAC、插值抽取濾波器、數字濾波器以及數字接口提供時鐘，使之工作在所需基帶頻段?；鶐ьl率控制字的計算公式為：

(2)

(3)

(4)

同樣地，BBPLL的頻率控制字也分為整數和小數部分，fBBPLL是所需的BBPLL頻率(MHz)，fREF為參考時鐘頻率(MHz)。fOUT為BBPLL的真實頻率，可通過CLK_OUT管腳輸出，用示波器或頻譜儀查看頻率控制字是否設置正確、BBPLL是否鎖定。

2.2.3 TX功率衰減控制字

TX功率衰減控制字是一個9 bit的二進制字，TX1功率衰減控制字存放在寄存器0x73[D7：D0]和0x74[D0]，TX2功率衰減控制字存放在寄存器0x75[D7：D0]和0x76[D0]，總共分為360檔，精度為0.25 dB/LSB，故衰減幅度的范圍為0～89.75 dB。

2.2.4 FIR數字濾波器設計

通過對寄存器0x60～0x65這6個寄存器的重復n次配置，可以生成一個FIR數字濾波器，其中n是FIR濾波器的階數，其值等于FIR數字濾波器的抽頭Taps-1。

Taps=16×(numberoftaps)。

(5)

Taps的最大值為128，也就是說FIR濾波器的抽頭數最多有128個，FIR濾波器最高有127階，0x60～0x65這6個寄存器按階存入FIR濾波器的系數(cofficients)，系數可以用Matlab設計好所需頻段的濾波器生成后產生。

2.3 SPI驅動程序設計

SPI驅動程序主要分為讀命令和寫命令。寫命令遵循一種24位格式。前6位用于設置總線方向和需要傳輸的字節數[16]。接下來的10位數據為寫入的地址。最后8位是將被傳輸至指定寄存器地址(MSB至LSB)的數據。讀命令遵循相似的格式，區別在于，前16位在SPI_DI引腳上傳輸，最后8位從AD9361中讀取，如果是4線模式，則在SPI_DO引腳上完成，如果是3線模式，則在SPI_DI引腳上完成。中間5位(第22～18位，其中最高位為第23位)全部默認為0，對讀寫不影響[17]。

SPI驅動程序主要分為5個狀態：idle、調取命令字和地址字、判斷讀或者寫、讀寄存器和寫寄存器。命令字和地址字事先存在一個命令表中，該命令表包含AD9361所有寄存器的初始化狀態。程序的狀態機如圖3所示。

圖3 SPI驅動程序狀態機

2.4 數字數據接口程序設計

數字數據接口分為發送接口和接收接口2部分，分別用于向AD9361發送基帶數據和從AD9361接收基帶數據，既可以工作在FDD模式，也可以工作組TDD模式，2個接口獨立工作，互不影響[18]。

接口數據格式是I、Q兩路混合傳輸，如果只用參考時鐘的一個邊沿觸發時序的話，將無法實現先接收I路后接收Q路，而且還無法分離出I、Q兩路的數據，此時，有2種可選方法：一種是使用一個2倍于參考時鐘頻率的時鐘，另一種方法是使用XILINX提供的官方DDR原語[19]。其中，發送路徑采用ODDR原語，接收路徑采用IDDR原語。本文使用第2種方法，混在一路的I、Q兩路信號被IDDR分離出來，而分離的I、Q兩路信號又被ODDR有序地混合在了一起，這樣將便于SOC對信號的處理。

2.5 單音信號發生器

單音信號發生器的原理為DDS信號發生器[20]，可以產生任意頻率的單音信號。單音信號的頻率由頻率控制字控制，公式如下：

(6)

式中，FCW為頻率控制字；N為信號的位寬，由于AD9361數字接口的位寬為12 bit，故N=12；fdds為單音信號的頻率；fclk為數字接口的采樣頻率。

3 系統測試與驗證

根據硬件設計指標，最終完成的遙測收發機硬件實物圖如圖4所示。

圖4 硬件實物

遙測收發機硬件平臺靜電測試以及電源模塊測試完成后，需要對遙測收發機硬件平臺的收發功能進行測試。發射和接收的通路測試方案如圖5所示。

圖5 發射和接收的通路測試方案

發射部分，1 MHz的正弦波經過數字數據接口發送到AD9361，本振設置為2 210 MHz，信號由AD9361的濾波、插值、DAC、上變頻、放大后，經過帶通濾波器發射出去，在實時頻譜分析儀上得到單音頻譜如圖6所示。

接收部分，由矢量信號發生器產生2 291 MHz的單音被遙測收發機接收，經帶通濾波器后由AD9361把接收到的射頻信號進行濾波、下變頻、ADC、抽取后，再用chipscope采集信號在PC上顯示基帶信號波形，如圖7所示。

圖6 發射頻譜

圖7 接收下變頻信號波形

從圖6可以看出，發射信號在1 MHz單音信號和2 210 MHz的本振信號上變頻后，在實時頻譜分析儀上顯示出一個2 211 MHz的單音頻點，說明發射部分調試通過。

從圖7可以看出，接收到的2 291 MHz單音信號經過2 290 MHz的本振信號下變頻后，得到的1 MHz正弦信號波形在chipscope上繪制出來，說明接收部分調試亦通過。

測試結果表明，該硬件平臺功能完善，既可以實現發射，又可以實現接收，且收發之間不會互相干擾，而且該平臺具有很大的靈活性，可以通過軟件配置寄存器來改變信號的頻率、幅度和速率等。

4 結束語

提出了一種新型的、可以用軟件定義的無線電遙測收發機平臺的設計方案，并由此完成該平臺的硬件實現和底層驅動的實現。通過加載系統測試驗證，結果表明了該板卡的優越性，具備可編程和可重新配置的技術特征，可被應用于新體制下的無線電遙測遙控系統。今后可以在該平臺上設計SOQPSK、ARTM CPM等新型遙測體制的發射機和接收機，還可以通過增加天線來實現MIMO-OFDM通信系統的設計，具有極大的應用潛力。