ESD應力下改進型SCR器件設計與漏電特性優化

劉湖云，梁海蓮，顧曉峰，馬藝珂，王 鑫

(江南大學 物聯網技術應用教育部工程研究中心，江蘇 無錫 214122)

在集成電路靜電放電(Electro-Static Discharge， ESD)防護中，可控硅(Silicon Controlled Rectifier， SCR)因具有單位面積的ESD魯棒性強、寄生電容小等優勢而備受關注[1-3]．但是，由于SCR器件在ESD應力作用下具有電壓深回滯、易閂鎖的缺點[4-6]，限制了其在ESD防護中的應用．近年來，在提高傳統SCR、N跨橋改進型SCR(N-bridge Modified SCR， NMSCR)及其多種改進型SCR結構的ESD防護性能方面，已取得了一定的研究進展．例如，文獻[7]通過在NMSCR結構中引入齊納二極管，以及文獻[8]提出的外接PMOS等輔助觸發的方法，均可有效降低器件的觸發電壓和開啟時間; 文獻[9]在雙向SCR中內嵌PMOS的方法可減小器件的電壓回滯幅度; 文獻[10]通過在P阱中增加N型漂移層和P型暈環注入的方法有助于增強ESD魯棒性．但是研究人員在改善SCR器件各項ESD防護性能的同時，較少關注在ESD防護過程中器件的漏電特性變化．

金屬氧化物半導體(Metal Oxide Semiconductor，MOS)器件在ESD防護中具有工藝易兼容的優點，但在ESD脈沖作用下易受熱效應影響，導致器件的漏電流增大，削弱了器件的ESD防護可靠性[11-13]．通?？赏ㄟ^以下兩種途徑減小熱效應對MOS器件ESD防護性能的影響[14-16]: 一是選取低熱阻材料，提高器件的散熱能力，但該類技術仍未完全成熟，低熱阻材料與集成電路制備工藝條件的匹配尚有待進一步研究; 二是合理改進器件結構或版圖布局，促使器件內部的晶格溫度均勻分布．

筆者提出一種內嵌MOS結構的N跨橋SCR器件(SCR embedded with the N bridge and MOS， SCR-N-MOS)，并通過優化該器件版圖及其金屬布線，促進內部電流密度的均勻分布，防止器件內部發生局部過熱，保證其漏電特性的穩定．通過工藝計算機輔助設計(Technology Computer Aided Design，TCAD)技術和傳輸線脈沖(Transmission Line Pulse， TLP)測試，對NMSCR、SCR-N-MOS及其優化前后在ESD應力作用下漏電特性的變化特點進行了比較分析．該器件的結構設計及其版圖的金屬布線方法可為改善ESD防護器件的漏電特性提供參考．

1 器件結構與TLP測試

1.1 器件結構

圖1(a)和圖1(b)給出了NMSCR和SCR-N-MOS器件的剖面結構及等效電路圖．與NMSCR相比，SCR-N-MOS既在N阱中引入了一個PMOS，又在P襯底上方引入了一個NMOS．

圖1 器件剖面結構及等效電路圖

當ESD應力作用在NMSCR陽極端時，在N跨橋與P襯底界面處形成的PN結發生雪崩擊穿，產生的電子流向N阱，空穴流向P襯底．當P襯底的寄生電阻Rp上的壓降達到 0.7 V 時，寄生NPN管T2導通．隨后，由于T2與寄生PNP管T1之間存在正反饋作用，T1迅速導通，形成SCR電流泄放路徑，NMSCR完全開啟．

與NMSCR不同，當ESD應力作用在SCR-N-MOS的陽極端時，N阱與PMOS源端處形成的PN結先發生雪崩擊穿; ESD電流直接通過PMOS源端泄放到地，PMOS電流泄放路徑導通．當ESD應力持續增加時，N跨橋與P襯底形成的PN結發生雪崩擊穿，SCR電流泄放路徑導通．同時，由于N跨橋與NMOS漏端之間的間距S較小，反偏PN-NMOS電流泄放路徑也迅速導通．此時，SCR-N-MOS完全導通，形成PMOS、SCR和反偏PN-NMOS這3條ESD電流泄放路徑．其中，PMOS有助于降低器件的觸發電壓，反偏PN-NMOS電流泄放路徑有利于降低SCR電流泄放路徑的電流密度，削弱SCR的正反饋程度，因此SCR-N-MOS器件具有較高的維持電壓．

1.2 TLP測試與分析

基于0.25 μm Bipolar-CMOS-DMOS(BCD)工藝制備了NMSCR和SCR-N-MOS實驗器件．利用Barth 4002型傳輸線脈沖測試儀測得的NMSCR和SCR-N-MOS的特性曲線如圖2所示，具有相同形狀的實心和空心符號曲線分別表示同一器件在瞬態ESD應力作用下的電流-電壓(I-V)關系和電流-穩態漏電流(I-IL)關系．可以看出，與NMSCR相比，SCR-N-MOS的觸發電壓從 19.2 V 下降至 16.8 V，電壓回滯幅度減小了約28.6%．然而，與NMSCR約 10-9A 量級的漏電流IL相比，SCR-N-MOS的IL較大，且具有緩慢退化的特點，尤其當ESD瞬態電流I從 2.0 A 增大到 3.2 A 時，IL從 2.8× 10-7A 逐漸退化至 1.7× 10-5A，表明該器件具有漏電流不穩定特性，不能構成有效的ESD防護．

2 漏電特性的分析與優化

2.1 仿真實驗與分析

利用TCAD中Sentaurus軟件仿真，探究器件在ESD應力作用下漏電流不穩定特性的內在物理機制．當對實驗器件施加一上升和下降沿均為 10 ns、脈寬為 100 ns 的 10-4A 的ESD電流脈沖時，得到器件晶格溫度分布如圖3(a)和圖3(c)所示，與NMSCR相比，SCR-N-MOS具有更高的晶格溫度，且最高可達 1 160.5 K，表明器件內部的局部過熱現象較嚴重．這是由于ESD應力作用下的N跨橋與P襯底、P襯底與NMOS漏端之間的空間耗盡區會逐漸交疊，形成高場耗盡區．該高場耗盡區會導致器件晶格溫度的上升，并最終引起電流聚集效應．如圖3(b)和圖3(d)所示，在 10 V 直流電壓作用下，NMSCR無明顯電流路徑，而SCR-N-MOS內部晶格溫度較高區域存在一條由N跨橋、P襯底、NMOS漏端、P襯底和NMOS源端構成的漏電流路徑．

圖3 器件TCAD仿真結果

圖4 SCR-N-MOS器件優化前后的版圖

2.2 漏電特性的優化設計

若能抑制器件內部晶格溫度的不均勻分布，便可有效地改善器件的漏電特性．SCR-N-MOS器件優化前后的版圖如圖4所示，現斷開N跨橋與陽極端、NMOS源端與陰極端的金屬連接，再將NMOS源漏互換，然后分別連接N跨橋與NMOS漏端、陰極端與NMOS源端，得到優化后的SCR-N-MOS．器件優化后，NMOS漏端與N跨橋之間的距離增加，有利于分散器件的高電場強度區域，削弱器件的熱效應;同時NMOS漏端與陰極P+注入區之間的距離減小，可縮短ESD電流的泄放路徑，有利于減小器件的觸發電壓;此外，由于N跨橋不再直接與陽極端相連，可降低N跨橋處電場強度，并且通過金屬連線將ESD電流從N跨橋引至NMOS漏端后，可降低器件局部過熱區域的電流密度，有利于防止器件在NMOS的柵端發生電流聚集效應．

圖5 縱向深度為0.1 μm處SCR-N-MOS優化前后的總電流密度與電場強度分布

在10-4A的ESD電流作用下，版圖改進前后的SCR-N-MOS器件內部縱向深度Y為 0.1 μm 截面處的電流密度J和電場強度E分布曲線如圖5所示．結果表明，與金屬版圖優化前相比，優化后SCR-N-MOS僅在該截面的橫向長度X為 16.5～ 18 μm 處同時具有高電流密度和高電場強度，功率密度聚集效應明顯削弱，而且電場強度峰值從 9× 106V/cm 大幅降至 3× 106V/cm． 因此，該器件內部晶格溫度峰值也隨之下降至 341.5 K，降幅達約70.6%，如圖6(a)所示．同時，對版圖優化后的SCR-N-MOS進行靜態仿真，在 10 V 直流電壓作用下，器件內部的電流密度J分布如圖6(b)所示．與圖3(d)相比，器件內部已無明顯的漏電流路徑，進一步證明該器件具有較好的局部過熱抑制能力，有利于改善器件的漏電特性．

圖6 優化后SCR-N-MOS TCAD仿真結果

圖7 優化前后SCR-B-MOS的TLP特性曲線

SCR-N-MOS在版圖優化前后的TLP特性曲線如圖7所示．與優化前相比，優化后的SCR-N-MOS的觸發電壓從 16.8 V 降至 12.5 V，電壓回滯幅度減小約13.8%．并且，由于器件N跨橋與NMOS源端之間的間距減小，降低了內部的導通電阻，增大了二次擊穿電流，增強了器件的ESD魯棒性．同時，在該器件發生二次擊穿前，其IL能穩定在 10-9A 量級．實驗測試結果表明，該優化方法可避免器件發生漏電流退化現象，提高器件的ESD防護可靠性．

3 結 束 語

基于0.25 μm BCD工藝制備了NMSCR和SCR-N-MOS器件，TLP測試結果表明，SCR-N-MOS的電壓回滯幅度可降低約28.6%，但器件的漏電較大且不夠穩定．TCAD仿真結果表明，熱效應是造成器件漏電特性較差的主要原因．通過調整SCR-N-MOS的版圖及其金屬布線，不僅改善了器件的漏電特性，降低了電壓回滯幅度，還提高了ESD魯棒性．版圖優化后的SCR-N-MOS器件適用于具有小回滯窄ESD設計窗口的片上集成電路的ESD防護．