高壓陡脈沖發生器的設計與實現

陳 穗，郭蒙召，張建勛

（1.南開大學 人工智能學院，天津300350；2.天津市智能機器人技術重點試驗室，天津300350）

目前，全球癌癥負擔不斷加重，癌癥已經成為威脅人類生命和健康的主要疾病之一[1]。 近年興起的電脈沖消融是通過電脈沖誘導腫瘤細胞凋亡而消滅腫瘤的一種治療方式[2-4]。 研究表明，上升沿為ns 級別、脈寬為μs 級別、幅值為kV/cm 的脈沖電場作用于腫瘤細胞時，細胞將發生不可逆電穿孔凋亡。

自發現高壓脈沖電場對腫瘤具有殺傷作用以來，國內外許多機構高度關注高壓陡脈沖發生器的研究。 美國AngioDynamics 公司在2012 年研發了“納米刀”，電脈沖消融首次用于臨床治療。 在國內，文獻[5]在電脈沖消融的理論研究和試驗等方面都有較大突破，其研發的ps 脈沖細胞試驗裝置可將脈沖沿縮短至ps 級別， 但裝置尺寸限制了脈沖功率；文獻[6]通過磁開關技術極大地縮短了脈沖前后沿時間，但磁特性限制了脈沖寬度的可調范圍。

在此設計了一種脈寬、周期和幅值大范圍可調的高壓陡脈沖發生器。 脈沖發生器工作電壓為0～3000 V， 工作電流為0～60 A， 控制器采用DSP+CPLD 架構， 在接口電路設計中采用多種抗干擾措施，保證電路工作的穩定性。 目前高壓陡脈沖發生器正在天津市智能機器人技術重點試驗室進行相關試驗。

1 高壓脈沖發生器整體結構設計

高壓陡脈沖發生器通常是將巨大能量存儲在電容、電感等儲能器件中，再通過高壓開關實現能量的斷續輸出，得到極高瞬時功率的高壓脈沖。 高壓陡脈沖發生器整體結構如圖1 所示。

圖1 高壓陡脈沖發生器結構Fig.1 Structure of high-voltage and steep pulse generator

脈沖發生器采用高壓直流電源作為初級能源，電容組作為儲能器件，IGBT 作為高壓開關， 通過高壓繼電器隔離各個高壓模塊。 高壓陡脈沖發生器采用DSP+CPLD 架構的控制器完成充放電流程的控制。

2 主電路結構及特點

2.1 充電模塊

大容量電解電容具有儲能大，放電電壓平穩的特點，可以瞬間釋放大電流[7-8]。 在此使用大容量電解電容作為高壓陡脈沖發生器的儲能器件，多個電容串聯提高儲能電壓。 電路設計中引入電壓均衡與過壓保護電路，高壓繼電器作為隔離開關，多個繼電器配合完成充電/放電通道的選擇。充電時斷開放電通路， 保證高壓電源與患者間沒有電氣連接；放電時，電容組與高壓電源斷開，消除高壓電源對脈沖發生器的干擾。

充電模塊的部分電路如圖2 所示。 電容組由8個電容串聯構成（圖中給出2 個電容），每個電容的容值為C=1000 μF，電容組等效電容為C′=125 μF，充電過程為恒流充電。 設定高壓電源輸出電流為5 mA，則電容組電壓為

圖2 充電電路Fig.2 Charging circuit

式中：U 為電容組電壓；t1為充電時間。 電容組電壓達到1000 V 需要20 s，2000 V 需要40 s，3000 V 需要60 s，充電速度較快。 從能量的角度來看，電容組充電到3000 V 時，儲存的能量為

kJ 級別的儲能使脈沖發生器具有釋放大功率脈沖的可能。 放電過程電容組電壓為

式中：T 為放電回路時間常數；t2為放電時間。 當放電負載為R，脈沖寬度為t′，放電脈沖個數為N 時，放電過程中電容組電壓為

式中：U0為電容組初始電壓。 假設具有治療效果的脈沖最小值電壓為Umin，令u≥Umin，可得

式中：N 為充電一次最多可以釋放的有效脈沖個數。假設放電電流約為30 A，放電電壓約為3000 V，脈沖寬度約為125 μs 時，從能量的角度分析得脈沖瞬時功率為

式中：u 為放電電壓；i 為放電電流。巨大的能量輸出對癌細胞具有巨大的殺傷作用。

2.2 脈沖發生模塊

根據電脈沖消融的治療要求，脈沖幅值要求達到kV/cm 級別，脈沖上升沿時間為ns 級別，脈沖寬度為μs 級別。 為達到kV 級的脈沖幅值，常采用多電子開關串聯形式以得到較高的耐壓值，但使用多開關串聯結構時，非完全同步的驅動信號易使某個電子開關兩端電壓超過耐壓值，而引發其他安全問題。 故在此采用大功率單管IGBT 結構作為陡脈沖發生器的高壓開關，提高了整個系統的安全性。

所使用的36 級拓撲結構IGBT 驅動電路：控制器產生幅值為0～5 V 的脈沖信號；信號經過光電隔離和功率放大后輸入IGBT 驅動厚膜， 輸出0～12 V的脈沖信號；信號通過一級推挽電路產生-12～15 V的IGBT 驅動信號。

通過控制器可以設定脈沖寬度、脈沖周期和脈沖個數；IGBT 驅動厚膜可產生最高可達10 A 的驅動信號，并帶有短路保護、過電流保護和故障反饋等功能；功率場效應晶體管構成的推挽電路具有更強的電流輸出能力，進一步增強驅動能力。 同時，推挽電路的引入將關斷電壓降低至-12 V，有效地加快了IGBT 的關斷時間，保證了IGBT 的可靠導通和關斷。 3 級拓撲結構的驅動電路設計已經被證明是穩定可靠的[9]。

3 控制模塊結構及特點

3.1 控制器整體架構設計

高壓陡脈沖發生器控制器結構如圖3 所示，模塊采用DSP+CPLD 的主控架構。 DSP 作為下位機，接收上位機發送的治療命令，轉化為硬件的動作指令，并將底層硬件的部分信息反饋回上位機。 CPLD具有強大的并行處理能力和更穩定的輸出能力，因此用CPLD 實現與底層硬件電路的接口。 DSP 和CPLD 之間通過外部存儲器接口EMIF（external memory interface）相連，采用異步方式通信。 所使用的DSP 為TI 公司的TMS320F28335，該芯片具有很強的抗干擾能力，常作為電力電子設備控制器主控芯片。在脈沖發生器引起的強干擾環境中，28335 型芯片具有顯著優勢。 所用CPLD 芯片是Altera 公司的EPM3256ATC144， 其內部集成單元數量滿足控制器要求，底層接口電路包括數字信號接口電路和模擬信號接口電路。 其中，數字信號接口電路用于輸出繼電器和IGBT 控制信號， 接收IGBT 故障信號；模擬信號接口電路用于高壓電源控制和電壓電流反饋，其電壓通道反饋負載兩端電壓，電流通道反饋電流互感器的輸出。

圖3 高壓陡脈沖發生器控制器的結構Fig.3 Structure of controller for high-voltage and steep pulse generator

3.2 DSP 模塊

采用TI 公司的TMS320F28335 帶有高性能的32 位CPU；150 MHz 的時鐘保證其快速的運行能力和計算能力；高性能靜態COMS 技術為芯片提供強大的抗干擾能力支持，適用于高壓陡脈沖發生器所引起的強干擾環境中。 此外，芯片豐富的外設資源為底層電路的設計提供了多種可行方案。

DSP 模塊主要包括電源電路、 時鐘電路、JTAG接口電路、復位電路、UART 接口電路以及外部存儲器擴展電路。

DSP 芯片使用外部30 MHz 有源晶振提供時鐘信號，時鐘信號通過芯片內部的鎖相環電路、分頻電路和多路開關后產生150 MHz 的CPU 時鐘和其他頻率的多種外設時鐘。 DSP 由外部5 V 電壓轉化為3.3 V 后供電。

DSP 芯片內部提供了Flash 和SRAM，考慮到設計較為復雜的程序時，程序空間和數據空間相對不足，因此利用DSP 提供的外部存儲器接口擴展了1片容量較大的Flash 和1 片高性能SRAM。 考慮到外接Flash 和SRAM 的容量不能完全占據DSP 的外部存儲器區域2 MB 的地址空間，因此，擴展的存儲芯片被設計接入DSP 的外接存儲器區域6，通過地址線的最高位和外部存儲器片選信號進行選通，選用了Altera 公司的EPM3202 實現擴展區域的選通邏輯。

3.3 DSP 和CPLD 異步通信接口設計

TMS320F28335 提供了種類豐富的內部存儲器單元，包括512 kB 的Flash，64 kB 的SRAM 以及20 kB 的ROM。此外，C2000 系列DSP 提供了3 塊地址空間用于外接擴展芯片，在此通過DSP提供的擴展接口實現DSP 和CPLD 的通信。

DSP 模塊中，將外部存儲器區域6 分配給擴展的Flash 和SRAM， 將外部存儲器區域7 分配給CPLD。 DSP 的地址總線信號作為異步通信的地址，數據通過DSP 的數據總線在DSP 和CPLD 之間流動。CPLD 中使用2 個三態門控制數據流向。DSP 的系統時鐘輸出、讀寫使能信號用作異步通信接口控制信號。 其中，讀寫使能信號作為三態門的控制信號，總線上的讀寫速度與DSP 的系統時鐘保持一致，為150 MHz。

3.4 CPLD 中各模塊的實現

CPLD 中的模塊主要包括地址譯碼模塊、 繼電器控制信號輸出模塊和脈沖信號發生模塊。

地址譯碼模塊根據DSP 地址總線信號產生相應的使能信號。 繼電器控制信號輸出模塊根據使能信號分別輸出3 組繼電器的控制信號。

脈沖信號發生模塊包括脈沖發生、脈沖計數以及故障處理等3 個邏輯模塊。 脈沖發生邏輯模塊連續產生給定參數的脈沖，其中脈沖參數包括脈沖周期和脈沖寬度。 所有參數保存在邏輯模塊中構建的寄存器變量中，DSP 通過異步通信接口修改和獲取CPLD 中的脈沖參數， 脈沖發生邏輯模塊內部構建了1 個計數器，通過比較計數器的值與設定的脈沖參數而產生相應的脈沖輸出。 考慮到理想的脈沖頻率比CPLD 工作頻率小， 將DSP 系統時鐘80 分頻后作為計數器時鐘以節省CPLD 資源開銷。 脈沖發生邏輯模塊的使能信號和輸出信號經過邏輯與作為脈沖計數邏輯模塊的輸入。 脈沖計數邏輯模塊中存有脈沖個數信息，通過捕獲脈沖發生邏輯模塊輸出脈沖的下降沿匹配脈沖個數，兩者相等時，封鎖脈沖輸出。 脈沖計數邏輯模塊中構建了延時邏輯用于解除封鎖信號，為下一次釋放脈沖做準備。 故障處理邏輯模塊將底層電路反饋的狀態信號和脈沖輸出信號進行相應邏輯操作后作為CPLD 級的脈沖信號輸出。

3.5 接口電路設計

3.5.1 抗干擾能力的實現

充放電過程中，主電路和控制器之間存在多種信號交互，故針對數字信號和模擬信號傳輸要求設計了底層接口電路。 考慮到控制器工作在強干擾環境中，抗干擾能力是底層接口電路最為突出的特征之一。

數字信號接口電路中， 傳輸線路上的能量損失、 終端開關器件引起的噪聲都會降低通信質量，針對以上幾點采取了多種措施，以保證信號傳輸的穩定性和抗干擾能力：

1）針對傳輸線路能量損耗而引起的通信質量降低的情況， 接口電路中使用3.3 V 轉5 V 的電平轉化芯片， 一方面解決CPLD 和底層電路的電平匹配問題，另一方面通過提高信號強度以增強信號的抗干擾能力。 另外，使用兩級非門，保持邏輯不變的情況下提高信號驅動能力。

2）采用光電耦合器件隔離控制器和主電路，阻斷噪聲傳輸通道。 在信號頻率較低的繼電器控制信號傳輸電路中， 采用PC817 作為光電耦合器件，5000 V 的有效隔離電壓高于主電路正常工作時能產生的噪聲幅值范圍，80 kHz 的截止頻率也能滿足繼電器控制信號對傳輸速度的要求。 在信號頻率較高的IGBT 驅動信號傳輸電路中， 控制器端采用光纖發射器將電信號轉換為光信號，在主電路端使用光纖接收器將光信號轉化為電信號，光纖的引入一定程度上增加了電路的復雜性，但更大程度地抑制了高頻噪聲對控制器的影響。

3.5.2 穩定性和可靠性的實現

模擬信號接口電路主要用于充放電過程中的電壓電流反饋，信號更容易受到外界和系統內部干擾。 釋放脈沖時，IGBT 開關瞬間產生的高壓直接傳回控制器將影響控制器正常運行，甚至造成DSP 的損壞。 另外，放電過程中由于高壓產生的噪聲信號也影響模擬信號傳輸質量。 故通過以下幾方面措施提高信道的穩定性和可靠性：

1）電路輸入端通過運算放大器構成平衡傳輸電路，將信道中同向搭載的噪聲信號抵消掉，只留下有效信號成分。 平衡傳輸電路的結構如圖4 所示。

圖4 平衡傳輸電路Fig.4 Balanced transmission circuit

該電路主要由2 個運算放大器構成，前一級采用差動電路結構將輸入電壓數值進行縮小，后一級采用反向比例運算電路結構。 運算放大器本身具有很強的共模抑制能力，共模抑制比為

式中：Ad為差動放大器的放大倍數；t 為電阻容差。假設在Ad=1/500，當t<5%時，此時KCMR，min=5 V/V（約為14 dB）。 它是輸入級抑制共模干擾的常用方法。

電路中，運算放大器OP1和OP2輸出幅值相等，方向相反，當外界或者系統內部引起的噪聲作用于運算放大器或者傳輸線時，共模部分互相疊加而得到消除。 設r5=r6，電路的輸入輸出關系為

2）模擬信號傳輸電路中，也采用了光電隔離措施，以抑制主電路一側干擾。 光電隔離電路如圖5所示。

圖5 光電隔離電路Fig.5 Optical isolation circuit

光電隔離電路主要由運算放大器和光電隔離器件TIL300 構成。 TIL300 支持交直流耦合，峰值隔離電壓為3500 V，高于主電路3000 V 工作電壓的幅值條件；帶寬大于200 kHz，滿足50～100 μs 脈沖的傳輸速度要求， 且其具有很高的傳輸穩定性，成為其模擬信號傳輸電路光電隔離的理想器件。 電路輸入級通過差動電路將輸入電壓調理為DSP 的電壓檢測范圍，通過運算放大器驅動TIL300，跟隨器作為輸出級，并在電路輸出端使用雙二極管形成雙向穩壓電路結構，抑制過電壓，保護DSP 芯片。

4 試驗分析

完成主電路和控制器的設計與搭建后，進行了一系列以電阻為負載的放電試驗。試驗中的波形是經過電阻分壓再使用TDS1002 型示波器采樣得到的。

圖6 所示波形為放電電壓3000 V， 脈沖周期180 μs，脈沖寬度60 μs，脈沖個數5 個，負載電阻100 Ω 時，1/100 負載電阻兩端采集的電壓波形。

由圖6a 可見，在放電過程中，脈沖幅值略有減小，較為平穩，無振蕩；圖6b 為第1 個脈沖上升沿的放大圖像，可見脈沖上升沿時間約為500 ns。由電阻試驗可知，高壓陡脈沖發生器產生的脈沖能達到電脈沖消融的治療要求。

圖6 放電電壓Fig.6 Discharge voltage

電壓、電流反饋通道采集到的數據，經過反饋通道的縮放系數換算得到的電壓、 電流波形如圖7所示。 由圖可見，放電電壓數值、放電電流數值、脈沖個數、脈沖周期以及脈沖寬度基本與設置參數一致。 其中電流反饋信號仍然伴有大量噪聲，后續需通過軟件做進一步濾波處理。

圖7 電壓、電流反饋通路波形Fig.7 Waveform of voltage and current feedback path

5 結語

設計了基于不可逆電穿孔治療的高壓陡脈沖發生器， 介紹了主電路和控制器的電路結構及特點。主電路中使用電容組儲能，IGBT 作為高壓開關，通過多級電路驅動IGBT 可靠產生給定頻率和脈寬的脈沖。 控制器采用DSP+CPLD 主控架構， 其中DSP 負責接收上位機命令并負責充放電的流程控制，CPLD 作為DSP 的邏輯擴展模塊，實現與底層電路的接口。 底層電路中，數字信號接口電路用于輸出開關器件控制信號和接收故障信號，模擬信號接口電路主要用于輸出高壓電源控制信號和輸入電壓和電流反饋，電路中采用了多種抗干擾措施以減小主電路高壓高頻干擾對控制器的影響。 在放電試驗中，脈沖發生器產生的波形平穩干凈，各參數符合電脈沖消融的治療條件，反饋電路檢測到的放電波形良好，能起到良好的監測作用，所設計電路的性能滿足電脈沖消融的手術要求，放電試驗表明可以進行更深入的試驗和研究。