微系統集成用倒裝芯片工藝技術的發展及趨勢

趙雪薇，閻 璐，邢朝洋，李男男，朱政強

（1.北京工業大學，北京100124；2.北京航天控制儀器研究所，北京100039）

0 引言

倒裝芯片（Flip Chip，FC）技術是一種先進的電子封裝技術，其半導體裸片表面（有源面或I／O面）向下放置并與基板或芯片載體相鍵合，這個裸片被稱為倒裝芯片。與其他互連技術相比，FC技術具有I／O密度高、互連線短、散熱性好、生產率高以及互連過程中可自對準等優點，它的進步大大降低了電子封裝工業的成本，顯著提高了封裝的可靠性和產量。FC技術作為現代電子封裝中最具有發展潛力的技術之一，已經被廣泛應用于主機、服務器、個人電腦、筆記本電腦、智能手機、平板電腦、游戲機等設備的處理器，網絡、電信等設備的專用集成電路（Application Specific Integrated Circuits，ASIC），以及數據存儲設備的存儲器等領域。微系統作為在微納尺度上通過3D異質異構集成手段集成信號感知、信號處理、信號執行和賦能等多功能集成的技術，其對諸多模塊的3D集成亦需要大力借助FC技術。

FC工藝由IBM公司于1962年發明，最早是應用在陶瓷基板上的固態邏輯技術。IBM生產的第一代FC芯片如圖1（a）所示，為具有三個端口的晶體管產品。鍍Ni浸Cu的Cu球分別嵌入晶體管三個I／O端口上的Sn-Pb焊料凸點中，Si芯片上的Al-Si接觸焊盤和焊料凸點之間沉積有Cr-Cu-Au粘附層。圖1（b）所示為IBM第一代FC封裝件，可以看到陶瓷基板上倒裝了三個芯片［1］。隨著電子器件體積的不斷減小以及I／O密度的不斷增加，1970年，IBM公司將FC技術發展為應用在集成電路（Integrated Circuits，IC）中的可控塌陷芯片連接技術（Controlled-collapse Chip Connection）， 即 C4 技術。C4技術通過高Pb含量的焊料凸點將芯片上的可潤濕金屬焊盤與基板上的焊盤相連，第一代技術中鍍Ni浸Au的Cu球被淘汰，C4焊球可以滿足具有更細密焊盤的芯片的倒裝焊要求。FC技術不斷發展，芯片凸點發展為焊料凸點、金屬柱狀凸點以及柔性聚合物凸點等多種形式，互連材料包括含 Pb焊料、無 Pb焊料、Cu、Au、Ag、Ni、In以及各向同性或各向異性導電黏合劑等，鍵合方法包含回流焊和熱壓鍵合等。

圖1 IBM的第一代FC技術Fig.1 First generation FC technology of IBM

FC封裝的一般工藝流程如下：1）將帶有芯片凸點的FC芯片對齊貼裝在底部芯片或基板上；2）布局完成后，通過回流焊或熱壓鍵合工藝進行鍵合；3）互連形成后，在芯片周圍滴涂底填料，底填料會通過毛細作用填滿芯片與基板之間的間隙；4）填充完成后，將組裝件放在固化爐中進行底填料的固化。得到的FC封裝體的一般結構如圖2所示，包括芯片、互連結構、基板以及底部填料等幾個主要部分。

圖2 FC封裝體的一般結構Fig.2 Schematic diagram of FC assembly

近年來，由于芯片功能要求的提高和芯片面積的縮小，處理器、ASIC和存儲器的引腳數目不斷增加，間距不斷減小。此外，由于移動和便攜式電子產品的外形尺寸越來越小，芯片和封裝基板的厚度必須盡可能薄。而且，隨著FC的應用越來越廣泛，對其成本控制和封裝效率的要求也越來越高。以上因素迫使FC技術向著更高的引腳數、更緊密的間距、更薄的芯片、更薄的封裝基板、更低的成本和更高的封裝效率的方向發展，從而催生了諸多FC的新形式以及新技術。本文將FC封裝結構系統分解為芯片凸點、基板以及底填材料，介紹了FC技術以及FC技術最新的應用和發展方向。

1 倒裝芯片凸點工藝

芯片凸點是FC互連中的關鍵組成部分之一，具有在芯片與基板間形成電連接、形成芯片與基板間的結構連接以及為芯片提供散熱途徑三個主要功能。

1.1 凸點下金屬化層

在芯片表面金屬層上制備芯片凸點時，為了防止封裝中的金屬及污染離子向芯片表面金屬層擴散造成腐蝕或形成硬脆的金屬間化合物（Intermetallic Compound，IMC），降低互連系統的可靠性，需要在芯片表面金屬層與芯片凸點之間添加凸點下金屬化層（Under Bump Metallurgy，UBM）結構作為過渡層。如圖3所示，UBM結構包括覆蓋在芯片金屬層上的粘接層、阻擋層、潤濕層和抗氧化層。

圖3 FC芯片UBM示意圖Fig.3 Schematic diagram of UBM

其中，粘接層能夠增強凸點和芯片金屬化層、芯片鈍化層之間的粘接力，提供牢固的鍵合界面，典型的粘接層材料有Cr、Ti、Ni、W、TiW和鋅酸鹽等。阻擋層的作用是防止金屬、污染離子向芯片金屬層和粘接層擴散，阻擋層材料常采用Cr、W、Ti、TiW、Ni或Cr-Cu。阻擋層上面是潤濕層，可以為其上的凸點提供潤濕對象，與凸點發生反應生成IMC并形成鍵合，典型的潤濕層金屬有Cu、Ni、Pd和Pt。UBM的最外層是可選擇使用的抗氧化層，目的是防止潤濕層的氧化，主要材料為很薄的 Au 層［2］。

UBM的制作主要由物理氣相沉積（Physical Vapor Deposition，PVD）工藝完成，PVD可分為蒸鍍（Evaporation）和濺射（Sputtering）兩種， 前者利用高溫將金屬熔融蒸發后鍍覆于晶圓上，后者利用高速粒子沖擊靶材激發出的靶材表面原子或分子落在晶圓上，兩種工藝均需在真空條件下完成?？紤]到蒸鍍成本較高，目前UBM多數由濺射工藝制作。

1.2 C4凸點

最早的FC晶圓C4凸點制造技術是IBM公司開發的蒸鍍工藝，目前最常用的方法是電化學沉積或電鍍工藝。芯片凸點的蒸鍍工藝流程如下：將鉬掩模板對中至晶圓，在晶圓上蒸鍍UBM層后進行焊料的蒸鍍，隨后移去掩模板，最后通過回流焊使焊料成為光滑的球型。蒸鍍工藝的缺點是蒸鍍工藝較低的材料利用率增加了成本，同時蒸鍍工藝得到的凸點節距較大，較難應用于細節距芯片。芯片凸點的電化學沉積或電鍍工藝如圖4（a）所示，采用濺射方法沉積UBM，然后在UBM層上涂覆光刻膠，使用掩模板進行紫外線曝光，定義凸點的位置和形狀，在凸點位置電鍍一層Cu作為潤濕層，然后電鍍焊料，剝離光刻膠并用過氧化氫或等離子蝕刻去除其他位置多余的UBM，最后對晶圓進行回流，在表面張力的作用下形成光滑的球型C4焊料凸點。電鍍工藝進行焊料凸點制作的成本效益好、良率高、速度快且凸點密度高。焊料還可以通過焊膏的絲網印刷工藝來實現，沉積UBM后，使用自動漏印板或絲網印刷結合精密漏印板，對特制的焊膏進行刮板印刷得到焊料圖形，并采用回流焊的方式使焊料凸點變為球型。這種方法雖然成本較低，但是所得凸點的形狀粗糙，且無法制作細節距凸點［2］。

焊料凸點的材料可以被分為三種：熔點超過250℃的高溫焊料（95%Pb-5%Sn與 97%Pb-3%Sn等）、熔點為200℃～250℃的中溫焊料（96.5%Sn-3.0%Ag-0.5%Cu， 99%Sn-0.3%Ag-0.7%Cu 與96.5%Sn-3.5%Ag等）以及熔點低于200℃的低溫焊料（37%Pb-63%Sn共晶，42%Sn-58%Bi共晶以及48%Sn-52%In等）。

C4工藝可以達到較薄封裝外形和較高引腳密度的要求，且具有電性能優良以及凸點芯片可返修等優點。此外，C4焊料凸點在熔融過程中的表面張力還可以幫助焊料與金屬層進行自對準，在一定程度上降低了對沉積精度及貼片精度的要求，一般C4凸點芯片的焊料回流焊凸點節距可以小至50μm［3］。

在進行芯片與基板之間鍵合的過程中，大多數C4凸點采用的鍵合方法為回流焊工藝。涂敷助焊劑后，將FC表面向下對齊貼裝至底部芯片或基板，進行回流焊?；亓骱腹に囘^程中，焊料融化并潤濕底部芯片或基板的技術層，表面張力作用下FC和底部芯片或基板發生自對準并形成冶金結合。冶金結合的過程即焊料與金屬層發生反應生成穩定的IMC的過程，Cu6Sn5與Cu3Sn是鍵合過程中最常見的IMC，產生于Sn基焊料與Cu發生反應時。

1.3 Cu柱凸點

隨著IC集成度的提高，芯片凸點需要滿足細節距以及極細節距芯片的要求。而C4凸點回流后呈球型，尺寸較大，在節距較小時容易發生短路。因此，需要使用其他技術進行細節距芯片的凸點制作，C2（Chip Connection）技術是其中的主流技術之一。C2技術中使用的Cu柱直徑不受高度影響，可以實現更細節距凸點的制備，Cu柱可以分為不帶焊料帽以及帶焊料帽的Cu柱。C2凸點的制造工藝基本與C4凸點相同，如圖4（b）所示，只不過電鍍過程中不再是電鍍焊料而改為電鍍Cu。在帶焊料帽Cu柱制造過程中，除了電鍍Cu還會在Cu柱上再電鍍一層厚度較薄的焊料帽。因為Cu的熱導率（400W／（m·k））和電阻率（0.0172μΩ·m）都優于焊料（55W／（m·k）～60W／（m·k）和 0.12μΩ·m～0.14μΩ·m），因此與C4技術相比，C2凸點有更好的電性能、熱性能和力學性能。但是由于C2凸點的焊料體積非常小，甚至在不帶焊帽的Cu柱凸點中沒有焊料的存在，C2凸點的表面張力不足以執行Cu柱與焊帽的自對準，故C2凸點的自對準性不如C4焊料凸點。

圖4 芯片凸點示工藝流程Fig.4 Processes of wafer bumping

C2凸點的回流焊鍵合工藝過程與C4相同，涂敷助焊劑后，將FC對齊至底部芯片或基板，隨后通過回流焊進行鍵合，C2回流焊凸點的間距可以小至 25μm［3］。

近年來，具有C2凸點的芯片向硅、陶瓷或有機封裝基板的熱壓鍵合成為研究熱點。C2凸點熱壓鍵合過程如下：在焊料蓋、基板或兩者表面都涂覆助焊劑，隨后將FC拾取并對準放置在基板上，施加溫度熔化焊料的同時，施加較小的壓力將芯片固定在離底部芯片或基板一定距離的位置。與回流焊相比，C2凸點的熱壓鍵合只能進行單個芯片的封裝，因此封裝效率較低，但是這種封裝方法可以使芯片上的Cu柱間距小至8μm［3］。

不帶焊帽的Cu柱還可以采用Cu對Cu直接鍵合的方法進行鍵合，Cu-Cu擴散鍵合可以滿足超細節距和超小焊盤尺寸的要求，焊盤間距小至5μm［3］。為了減少氧化物生成對鍵合質量和可靠性的影響，Cu-Cu鍵合通常使用熱壓鍵合的方法在高溫（約 400℃）、 高壓和長時間（60min～120min）下進行，這對封裝的效率和可靠性都非常不利。Cu-Cu鍵合也可以在室溫下進行，但室溫鍵合在提高封裝效率、降低成本的同時，也必須滿足焊盤／布線／晶圓的平面化、保證鍵合表面平整及非常高的潔凈室等級等要求，才能獲得高質量鍵合。Cu-Cu鍵合目前主要用于晶圓對晶圓（Wafer to Wafer，W2W）組裝，還沒有大規模生產及應用。

1.4 扇入及扇出型晶圓級封裝

扇入型晶圓級封裝，即晶圓級芯片尺寸封裝（Wafer-Level Chip Scale Package， WLCSP）。 其制造工藝過程與C4焊料凸點基本一致，只不過沒有在晶片上芯片的原始焊盤上制造焊料凸點，而是通過添加再分布層（Redistribution Layer，RDL）將原始焊盤轉移（扇入）到芯片內部，制造間距和尺寸均更大的焊盤，進而降低凸點制造的難度。RDL是在晶圓表面沉積金屬層和介電層形成的金屬布線圖形，最常用的金屬材料和介電層材料分別為Cu和SiO2。RDL的制造有兩種方法，第一種是以金屬層的干蝕刻方式來制作金屬導線，然后進行介電層的填充；另一種是則是先在介電層上蝕刻金屬導線用的圖形，然后再電鍍金屬。通過RDL可以實現芯片I／O端口的重新布局，將其布置到新的、節距占位更為寬松的區域，在WLCSP中這個寬松區域即為芯片內部，如圖5（a）所示。

但隨著芯片不斷向小型化和多功能化方向發展，芯片所需的引腳數越來越多，要求芯片上的焊盤越來越小，直至芯片大小無法滿足日益增加的引腳數。這個問題可以通過扇出型晶圓級封裝（Fan-Out Wafer-Level Packaging， FOWLP）來解決，FOWLP封裝工藝流程簡單且成本低廉：1）劃切晶圓分離芯片，將芯片放置于帶有雙面熱解膠帶圓形或矩形的臨時載體上；2）使用環氧樹脂塑封料（Epoxy Mold Compound， EMC）的壓縮成型方法對重新配置的載體進行一體成型，形成重構晶圓（Reconstituted Wafer）；3）移除載體和雙面膠帶，并反轉整個重構晶圓，在表面構建用于信號傳輸的RDL；4）安裝焊球，并將重構晶圓（含良好芯片、RDL和焊球）切成單個封裝。FOWLP通過RDL將芯片I／O端口重新布局到芯片外部的EMC中，如圖5（b）所示。FOWLP技術漸趨成熟，已經量產且應用在手機的射頻、電源管理、應用處理器及儲存器的ASIC上。

圖5 扇入及扇出型封裝Fig.5 Fan-in and fan-out packaging

2 倒裝芯片基板技術

FC技術發明并發展的過程中，陶瓷基板一直在其中扮演著重要角色。但是，陶瓷基板成本較高。為了降低成本，近年來人們致力于提高傳統低成本層壓有機封裝基板的性能，使用的方法包括研發多層層壓基板、消除基板核心等。在FC的三維封裝發展中，還應用到硅基板。

2.1 陶瓷基板

陶瓷基板是指將Cu箔在高溫下直接鍵合到陶瓷基片表面上的特殊工藝板，可像印制電路板（Printed Circuit Board，PCB）一樣能刻蝕出各種圖形，而且所制成的超薄復合基板具有良好的電絕緣性能、高導熱特性和高附著強度。因此，陶瓷基板已成為大功率電子電路結構技術和互連技術的基礎材料。Al2O3是最常用的陶瓷基板材料，具有優良的機械、熱、電性能和化學穩定性，而且原料來源豐富，適用于各種各樣的制造技術及不同的形狀。隨著元器件尺寸的減小、產品精度要求的提高，直接鍍銅陶瓷基板（Direct Plated Ceramic，DPC）成為陶瓷基板發展的一個主要方向。DPC技術采用薄膜工藝，利用真空濺射、光刻等工藝在陶瓷基底上制作線路，使基板線路更加精確。DPC制備工藝溫度較低，一定程度上避免了高溫對于材料所造成的破壞或尺寸變異等現象，也減小了基板的制備成本。一般在金屬線路深寬比為1∶1的前提下，DPC金屬線路的線徑寬度能夠達到10μm ～50μm。圖6展示了幾種DPC陶瓷基板［4］。

圖6 幾種DPC陶瓷基板Fig.6 DPC ceramic substrates

2.2 有機基板

（1）表 面 層 合 電 路 （Surface Laminar Circuit，SLC）技術

在IBM公司發明SLC技術之前，FC工藝帶來的互連密度只有多層陶瓷基板才能提供。SLC基板不僅可以滿足FC工藝的要求，而且成本比陶瓷基板便宜的多，還可以通過對Cu導體和低介電常數絕緣材料的使用來獲得更好的電氣性能。SLC是當今非常流行的低成本有機封裝基板的基礎技術，如圖7所示，基板上的疊層（Build-up Layer）通過微孔垂直連接以支持FC互連。SLC技術有芯板和表面層合電路兩個主要部分，芯板由普通環氧樹脂玻璃板制成，而SLC層則是在芯板的外層逐次增加由光敏環氧樹脂制成的介電層及鍍Cu的導體層，采用疊層法制成，最終實現多層結構的功能。一般來說，具有12層（2個核心層和10個疊壓層）和10μm線寬和間距的疊層基板足以支撐大多數芯片的要求［5］。

（2）無芯基板

無芯基板的概念最早由富士通于2006年提出，如圖8所示。通過疊層層壓有機封裝基板（圖8（a））和有機無芯封裝基板（圖8（b））之間的比較，可以看出無芯封裝基板中沒有芯板，基板中只存在堆積層［6］。由于去除了芯板，無芯基板的成本更低、布線能力更高，具有更好的電氣性能以及更小的外形尺寸。但是同時，去除芯板后，無芯基板也面臨著更易發生翹曲以及力學性能降低等問題。因此，盡管無芯基板有諸多優點，但是由于熱膨脹系數（Coefficient of Thermal Expansion， CTE）不匹配帶來的基板翹曲難以控制，無芯基板一直無法得到廣泛應用。

圖8 無芯基板技術Fig.8 Technology of coreless substrate

2.3 硅基板

（1）硅通孔（Through Silicon Via， TSV）轉接板

在過去的幾年中，人們發現即使是12層的疊層基板也難以支持對于高密度、高I／O數和超細間距的要求。例如現場可編程門陣列（Field Programmable Gate Array，FPGA）芯片，這就需要TSV轉接板來進行更精細的布線，滿足芯片要求。圖9展示了Xilinx公司與TSMC公司共同研發的FPGA芯片［7］， 其中的 TSV 轉接板（厚度100μm）有四層頂部RDL：三層Cu大馬士革和一層Al。FPGA芯片之間的10000余個橫向互連主要通過轉接板上的0.4μm間距RDL進行連接，RDL和鈍化層的最小厚度為1μm。每一個FPGA具有超過5萬個節距為45μm的微凸點，對應的TSV轉接板上有超過20萬個微凸點。

圖9 硅通孔轉接板Fig.9 TSV interposer

TSV轉接板的制造流程如下：1）將光刻膠涂覆到裸Si晶圓上，利用掩膜板經過曝光后確定TSV孔的位置，并對其進行顯影工藝；2）采用激光或深反應離子刻蝕（Deep Reactive Ion Etching，DRIE）工藝刻蝕形成符合設計要求的TSV孔；3）由于Si是半導體材料，為了防止TSV漏電以及TSV間的串擾，必須在TSV孔壁上制作SiO2絕緣層，因此需要采用等離子體增強化學氣相沉積（Plasma Enhanced Chemical Vapor Deposition， PECVD）的方法將SiO2絕緣層沉積至TSV孔內壁上；4）為了防止填充材料與SiO2或Si之間發生相互擴散，使用PVD方法進行阻擋層的制作，阻擋層的材料一般為Ti、TiN或Ta；5）若在后續TSV中導電材料填充的過程中使用電鍍工藝，則需使用PVD方法在阻擋層內壁上沉積一層Cu種子層，這是由于電鍍工藝進行的前提條件為結構導電，因此需要在阻擋層表面覆蓋一層種子層作為導電層，而最常用的TSV種子層材料為Cu；6）TSV孔的填充方法不止一種，包括采用電鍍方法填充Cu、Ti、Al或焊料，采用濺射方法填充W，或者采用真空印刷方法填充聚合物等；7）在電鍍完成后，必然會有多余的導電材料附著于晶圓表面，需要采用化學機械拋光（Chemical Mechanical Polishing， CMP）工藝去除覆蓋層；8）為了使TSV達到互連結構的作用，還需要對晶圓進行背面減薄，并采用濕法或干法的工藝將導電材料外露，以便后續結構或器件的連接。在TSV制造完成后，還需要采用電鍍等方法在轉接板上制作RDL以實現互連。通過以上工藝過程可以看出，TSV的制作流程復雜、工藝成本非常高。

（2）去 TSV 轉接板

為了降低成本、提高電性能、進一步減小封裝外形，產業界在近幾年掀起了去TSV（TSV-less）的風潮。所謂去TSV轉接板，即消除TSV，僅保留Si基板的RDL層以實現互連，這項技術可以幫助轉接板減低厚度和工藝成本。

2012年8月，ITRI公司提出可以使用穿硅孔（Through Silicon Hole，TSH）轉接板替換 TSV轉接板。所謂TSH轉接板，如圖10（a）所示，孔內沒有金屬化，消除了TSV轉接板中的介電層、阻擋層和種子層，也省略了TSV轉接板的導電材料填充、CMP以及導電材料外露等工藝過程。與TSV轉接板相比，TSH轉接板只需在硅片上通過激光或DRIE刻蝕制造通孔，并在硅片上制作RDL層即可。TSH同樣可以起到幫助芯片堆疊的目的，可以讓底部芯片的信號通過Cu柱和焊料傳輸到頂部芯片（反之亦然），同一側的芯片還可以與TSH轉接板的RDL進行通信。所有芯片的底部都需要焊接到TSH轉接板上，以保證結構抵抗熱學和力學沖擊的能力，TSH轉接板的底面還具有可連接到封裝基板的焊料凸點［8］。

2012年9月，Intel公司提出了嵌入式多芯片連 接 橋 （Embedded Multidie Interconnect Bridge，EMIB）取代TSV轉接板的構想。芯片之間的橫向通信將由嵌入硅的電橋實現，而電源、接地以及其他信號則通過PCB進行傳輸，如圖10（b）所示。EMIB技術的應用需要克服兩個困難，一個是EMIB的制造，另一個是帶 EMIB基板的制造。EMIB的制造需要首先在晶圓上構建多層RDL（包括焊盤），然后將減薄晶圓至約60μm，將晶圓的非RDL側粘接到薄膜上進行劃片，劃片后得到單獨的EMIB結構。帶EMIB基板的制造首先將單獨EMIB結構的非RDL側向下放置在基板腔體中的Cu箔上；然后在整個有機封裝基板上層壓樹脂膜；在環氧樹脂表面向下鉆孔至EMIC，并向孔內鍍Cu以實現基板到EMIB的連接；繼續鍍Cu以實現基板的橫向連接；還可以通過層壓、鉆孔、鍍Cu的方式制作多層層壓互連結構；在基板最上層制作焊盤和微凸點，將多個FC芯片倒裝至基板，實現芯片之間的橫向連接［9］。

2014年，Xilinx公司與SPIL公司共同研發了一種采用了去TSV轉接板的FPGA芯片，這種去TSV基板技術被命名為無硅互連技術（Silicon Less Interconnect Technology， SLIT）， 圖 10（c）展示了這種新型的封裝結構?？梢钥闯?，TSV被消除，轉接板僅保留了頂部的四層RDL用以實現FPGA芯片的橫向通信，轉接板厚度大大減低［10］。

圖10 去硅通孔轉接板Fig.10 TSV-less interposer

SLIT技術中的去TSV轉接板基本制造流程如下：1）在裸硅片上通過電鍍的方法制造多層RDL；2）將FC芯片對準到晶圓，采用回流焊或者熱壓鍵合的方法完成FC鍵合；3）滴涂底填膠并固化；4）采用EMC對晶圓進行一體成型；5）對重構晶圓的表面進行減薄，露出FC芯片背面；6）在重構晶圓的表面粘貼加固晶圓，然后對重構晶圓的背面進行減??；7）減薄至最外一層RDL后，采用鈍化、光刻、掩模、蝕刻、濺射等一系列工藝構建UBM的粘接層和阻擋層；8）電鍍Cu潤濕層和焊料，回流后形成C4凸點。

2016年，ASE公司提出使用FOWLP技術制造芯片的RDL，如圖10（d）所示。扇出封裝中FC芯片底部含RDL的轉接板亦是一種去TSV轉接板，這種方法也被稱為扇出晶圓級基板上芯片（Fan Out Wafer-Level Chip-on-Substrate， FOCoS）技術［11］。

3 倒裝芯片底填充工藝

為了提高FC組件的封裝可靠性，必須進行底填充。底填充可以有效的緩解芯片、基板和焊料三者之間的CTE不匹配，增強封裝體的熱性能，還可以保護焊料凸點，提升封裝體的力學性能。底填充造成的性能提高為低成本有機基板封裝上的FC技術焊打開了大門，使FC技術的應用更加廣泛，例如可以應用在個人電腦、筆記本電腦、智能手機、平板電腦等設備的處理器中。

大多數底填料是由低膨脹填充材料如熔融石英和液體預聚物如熱固性樹脂（粘合劑）組成的，均可固化為固體復合材料。一般，底填充工藝可被分為鍵合后底填充和鍵合前底填充兩大類。

3.1 鍵合后底填充

鍵合后底填充是指在完成FC鍵合后，即FC芯片已經在基板上并且焊點已經通過回流焊或熱壓鍵合的方式進行了鍵合后，再進行底部填充。鍵合后底填充可以通過兩種方法實現，即毛細管底填充（Capillary Underfill， CUF）和塑模底填充（Molded Underfill， MUF）， 如圖 11 所示。

圖11 鍵合前底填充工藝Fig.11 Process of pre-assembly underfill

CUF是第一種進行批量生產的底填充方法，其工藝流程如下：清洗掉芯片完成鍵合后殘余的焊劑，在基板上FC芯片的一側（或兩側）用針頭或噴嘴滴涂底填膠，再通過毛細作用使底填膠完全填滿芯片、焊點和基板之間的間隙，然后通過固化底填料將芯片和基板牢固地結合起來。CUF只能進行單個芯片的封裝，因此效率較低。

MUF最早由Cookson Electronics公司于2000年提出。在MUF工藝中，改性后的EMC在填充芯片、焊點和基板之間的間隙的同時，還可以直接進行芯片的封裝，同芯片的封裝材料和底填充材料同時形成，這可以在一定程度上增加芯片的封裝效率。

鍵合后底填充的方法需要利用細縫的毛細管虹吸收作用將填料吸入并向芯片基板的中心流動，但是隨著凸點的尺寸及節距的減小，底填料在芯片和基板之間的流動越來越困難，通常需要真空輔助，而且需要將底填料中的熔融石英填充材料控制在非常小的尺寸。因此，鍵合后底填充越來越無法滿足細節距和極細節距芯片的使用要求［12］。

3.2 鍵合前底填充

為了避免鍵合后底填充工藝的缺點，鍵合前底填充工藝得到了廣泛研究。鍵合前底填充即在FC芯片與基板進行鍵合前進行底部填充。鍵合前底填充通過將無流動底填料（No-Flow Underfill，NUF）、 絕緣膏（Nonconductive Paste， NCP）或絕緣薄膜（Nonconductive Film，NCF）涂覆在基板或芯片表面，如圖12所示，再將芯片與基板倒裝，采用熱壓鍵合的方法進行鍵合［12］。

圖12 鍵合后底填充工藝Fig.12 Process of post-assembly underfill

4 倒裝芯片封裝可靠性

FC封裝通過芯片凸點將芯片和基板鍵合在一起。一方面，FC封裝體具有種類繁多的材料，芯片、凸點和基板中不同材料之間的性能差異尤其是CTE的差異會導致諸多的可靠性問題，造成FC封裝體在各類載荷作用下的分層與破裂。另一方面，FC封裝體中還存在幾個結合面，如芯片與凸點的結合面及凸點和基板的結合面等，這些結合面也是封裝體使用過程中的薄弱環節，尤其在細節距以及極細節距的條件下，結合面的面積更小，更容易發生可靠性問題。十分有必要對FC封裝的可靠性問題進行深入研究，并根據研究結果進行優化設計。

4.1 封裝過程對FC可靠性的影響

于晶圓上制作焊錫凸點最成熟的方法是電鍍工藝，較好的參數選擇可以制造出大小均勻的焊錫凸點。在微凸點鍵合過程中，兩個微凸點之間的雜質會影響微凸點的鍵合可靠性，加速失效。此外，鍵合過程中溫度壓力等工藝參數的錯誤選擇也會使微凸點鍵合不良，導致焊點更快失效。在回流焊過程中，由于助焊劑的揮發會導致在各界面處的產生焊接空洞，而細節距和極細節距凸點的可靠性更容易被焊接空洞影響。

4.2 熱載荷作用下FC封裝的可靠性

FC封裝體在經歷溫度變化如熱疲勞和熱沖擊的過程中，會由于結構中材料CTE的不匹配而在結構中產生熱應力。影響封裝體熱機械性能的CTE不匹配主要發生在芯片與焊料凸點之間、基板與焊料凸點之間以及Sn基焊料凸點的c軸和a軸之間。諸多文獻都表明在熱疲勞作用下，封裝體中芯片與凸點的界面、基板與凸點的界面最容易產生疲勞裂紋并最終斷裂，在此不做過多贅述。Sn晶體中c軸和a軸CTE不匹配也對焊點熱疲勞性能有重要影響，這是一個重要的現象，由材料的顯微形貌直接影響結構的可靠性，需要深入的探討。通過計算不同取向的兩個晶粒在熱疲勞過程中對晶界產生的應力，可以解釋焊點表面產生晶界滑移的驅動力是不同取向晶粒之間的CTE不匹配。在PBGA芯片倒裝焊點的熱疲勞失效和晶體取向的關系研究中，發現c軸平行于基板時更容易在芯片側界面處形成裂紋，這可能是由于從單個焊點取向考慮。當c軸平行于基板時，基板平面上各方向的CTE 差異較大， 在1.5×10-5／K～3×10-5／K 范圍內波動；而當c軸垂直于基板時，基板平面上CTE表現為各向同性，約為1.5×10-5／K。因此，c軸平行于基板時，存在較為嚴重的CTE不匹配［13］。

在熱載荷過程中除了CTE不匹配造成的熱應力，在互連結構中由于不同金屬擴散速率的不同產生的Kirkendall空洞也會對封裝體的可靠性產生影響。

當FC封裝用到了TSV轉接板時，就不得不考慮轉接板的熱機械可靠性問題。TSV具有特殊的高深寬比結構以及多層界面結構，在Cu填充TSV中，各層材料之間的CTE差異會導致受熱過程中TSV結構中的熱應力的產生，進而造成Cu相對于基體的脹出或縮進。如圖13所示，變形會使TSV周圍結構或器件發生變形和失效，從而導致整個電路的失效。在產生Cu脹出或Cu縮進的同時，還會伴隨著裂紋和空洞的產生。隨著TSV直徑的不斷減小，空洞與裂紋的負面作用越來越明顯，會嚴重影響器件的性能，甚至導致TSV的開路［14］。

圖13 TSV在熱載荷作用下的變形行為Fig.13 Deformation behavior of TSV under thermal loads

4.3 力的作用下FC封裝的可靠性

FC封裝在力的作用下的失效主要表現為在跌落沖擊作用下的失效。隨著移動式電子器件的普及，焊點的跌落沖擊可靠性被認為是關鍵的可靠性問題。在跌落測試中，凸點和芯片以及基板的連接位置同樣是薄弱環節。而且由于凸點焊料會與芯片及基板的金屬層發生反應生成硬脆的IMC層，所以在跌落測試中還可以發現，大多數的裂紋產生于IMC層，并且會沿著IMC層進行擴展，如圖 14 所示［15］。

圖14 跌落測試中產生的裂紋Fig.14 Crack formed under drop test

4.4 電遷移作用下FC封裝的可靠性

理論上，金屬原子在電子風力作用下的遷移會導致互連結構的一端（電子流入端）發生由于物質消耗產生的空洞現象，另一端（電子流出端）發生由于物質堆積產生的小丘現象，這就是物質的電遷移現象。FC封裝體的電遷移失效主要發生在互連結構處，即芯片-凸點-基板結構之間，如圖15所示。除此之外，由于封裝中多采用Sn基焊料作為凸點材料，Sn晶體的各向異性造成的可靠性問題必須有所研究。錫晶體中c軸的擴散系數遠大于a軸，對擴散相關的可靠性問題產生顯著影響。在電遷移過程中，當c軸平行于電流方向時，電遷移速率顯著加快，促進物質從負極向正極遷移。從動力學分析和實驗兩方面均可驗證當錫晶體的c軸和電子流動方向一致的時候可以極大的促進IMC的遷移，縮短焊點的電遷移壽命。與電子流動方向一致的c軸晶粒前方如果存在與電子流動方向一致的a軸晶粒，則IMC在二者界面處累積，該現象是由于沿a軸晶粒的遷移速率遠小于c軸晶粒，阻擋了IMC進一步向前方推移。采用同步輻射Laue衍射方法原位分析了焊點在電遷移過程中的晶粒轉動情況，可以發現部分晶粒存在微小轉動，偏轉角在 0.5°范圍內［13］。

圖15 FC封裝中的電遷移現象Fig.15 Electromigration in FC assemly

5 結論

微系統集成技術的飛速進步持續推動著FC技術的發展。發明至今，FC技術在新材料、新工藝上的不斷創新擴展了技術的應用范圍，也降低了技術的工藝成本。從C4焊料凸點到C2凸點是對細節距工藝的探索，從傳統倒裝形式到扇入扇出型封裝是芯片尺寸限制下對更高I／O端口數和更可靠封裝的追求，從陶瓷基板到有機層壓基板和Si基板是在降低成本的驅動下實現更復雜信號的傳輸。接下來，FC技術的前沿發展仍然會沿著更細節距、更細線寬以及更多層布線的方向前進。在芯片凸點方面，純Cu凸點的制作及Cu-Cu直接鍵合將成為發展目標，同時大熱的扇出型封裝仍有工藝改進空間；在基板方面，去TSV轉接板將會成為主流，如何解決去TSV轉接板在應用過程中的翹曲、屈服等可靠性問題迫在眉睫；底填充方面，仍需對細節距和超細節距FC芯片的底填充新工藝進行開發；可靠性方面，在不斷追求更小尺寸和更細節距的趨勢下，傳統的失效機理已經無法解釋小尺寸下結構的失效行為，更微觀尺度的結構失效機理以及多物理場耦合作用下的失效形式需要更深入的研究。