一種高速串行信號靈敏放大采樣觸發器

胡 斌， 劉慧慧， 李玉亮， 歐陽金棟

(1.空軍裝備部上海局駐南昌地區軍事代表室，南昌 330024; 2.江西洪都航空工業集團有限責任公司，南昌 330024)

隨著電子信息技術的不斷發展，信息傳輸速度不斷提高，數據吞吐量越來越大，常常用到靈敏放大觸發器(SAFF)作為采樣器件。SAFF是一種由時鐘控制的比較鎖存器，能夠快速地將輸入微小擺幅的差分信號放大為全擺幅邏輯信號并鎖存，直至下一個時鐘跳變沿來臨才改變輸出，其最早用于高速處理的觸發器設計[1]。對于高速串行信號接收器來說，需要在時鐘跳變沿時刻對差分信號進行采樣，這一特性與觸發器類似，所以常采用差分信號靈敏放大觸發器實現差分信號的采樣。

隨著集成電路工藝的不斷提升，在SAFF設計的過程中也不斷出現新的問題，比如降低功耗延遲比[2-3]，解決工藝波動和偏差對參數失配的影響[4-5]，以及進一步提升采樣速度的研究[6-7]，都是需要在新形勢新應用環境下不斷解決新的問題。另一個要考慮的問題是如何將微小差分擺幅的輸入信號如100～400 mV在短時間內提升到電源電壓。文獻[8]采用多級預放大的方案首先將差分信號放大，再進行鎖存。但是高速接口應用的接口供電電壓有可能高達3.3 V，如何將微小的輸入差分信號擺幅在短時間內提升到輸出3.3 V，是一個非常艱巨的任務。在類似應用環境下，如何優化SAFF結構，提升采樣速度一直是擺在研究者面前的一個問題。鑒于此，基于0.13 μm CMOS工藝，提出一種改進的SAFF結構，通過增加放電支路，進一步提升了信號采樣速率。

1 靈敏放大觸發器設計

1.1 傳統的靈敏放大觸發器結構

傳統的靈敏放大觸發器結構[9-10]如圖1所示。當時鐘SCLK為低電平時，實現預充電功能，MP3和MP4導通將N1_typical和N2_typical節點拉高至電源電壓，此時輸出Q_typical和/Q_typical不變化,繼續維持前一個時鐘采樣時的狀態。當SCLK由低電平跳變到高電平時，MP3和MP4關閉，MN5導通，根據D和/D的狀態，MN1和MN2相應導通和關閉，則支路①和支路②也會分別導通放電。放電后，N1_typical或N2_typical節點會相應的降低為低電平，使MP1或MP2導通，進一步將N1_typical或N2_typical節點拉高為高電平，形成正反饋，加速輸出鎖存變化。當D的電壓比/D高時，支路①導通放電降為低電平，而支路②不放電N2被拉高至電源電壓Vdd，使得邏輯輸出Q_typical=0或Q_typical=1。

圖1 傳統的靈敏放大觸發器結構

在該傳統的靈敏放大觸發器結構中，當Vdd較低時，N1_typical(N2_typical)的電壓能快速降低為0，滿足高速采樣的需求。但是，當Vdd較高時，由于寄生電容存儲的電荷過多，導致N1_typical(N2_typical)節點電壓不能實現高速變化，影響了采樣速度，不能滿足高速采樣的需求[11-14]。

作為差分信號采樣鎖存器應用，差分采樣模塊最主要的指標是有效的采樣信號差分閾值和延時[15]。差分輸入擺幅越大，延時越??；反之，差分擺幅越小，延時越大。

(1)

節點N1的電壓ΔvN1變化不僅與節點的等效電阻RN1和等效電容CN1有關，還與放電速度i1有關，而放電速度與差分輸入電壓擺幅Δvdin的平方、MN1晶體管的寬長比W/L及工藝參數kn成正比。因此，要減少靈敏放大觸發器延時，在一定的工藝條件下，增加輸入差分電壓擺幅，減少節點等效電阻和電容，是最直接、有效的方法。在實際設計時，增大W/L雖然會使得放電電流增大，但也會導致等效電阻電容增大，得不償失。另一方面，由于傳輸鏈路的衰減作用，輸入差分輸入信號的擺幅通常較低，必然會影響觸發器正確采樣。

1.2 改進的低延時靈敏放大器結構

改進的低延時靈敏放大觸發器結構如圖2所示。在傳統靈敏放大器結構的基礎上，通過增加MP5和MP6兩個晶體管，增加了2條放電支路③和④，當節點N1_typical(N2_typical)開始放電時，節點N3(N4)的電壓也會相應降低，從而MP5(MP6)導通，通過支路③或④放電，能夠加速節點充放電，減少了節點N1_typical(N2_typical)過驅動電壓的恢復時間，降低了靈敏放大器的傳輸延時，從而實現更高速度的信號采樣。此時，節點N1的電壓變化可表示為

(2)

節點N1的電壓變化不僅與差分輸入擺幅電壓的平方成正比，也與節點N3的電壓變化的平方有關，從而實現電壓快速變化，滿足高電源電壓條件下高速采樣需求。

圖2 低延時改進靈敏放大觸發器結構

圖3為改進的靈敏放大觸發器版圖，面積為17×35 μm2。版圖設計時，采樣部分需保證嚴格對稱，以減少輸入失調的影響。另外，為了避免模塊相互之間的干擾，設計了P+阱隔離。

圖3 改進的靈敏放大觸發器版圖

2 靈敏放大觸發器仿真

基于0.13 μm CMOS工藝設計靈敏放大觸發器，電源電壓為3.3 V。傳統靈敏放大觸發器和改進后的靈敏放大觸發器的延時仿真如圖4所示。

圖4 靈敏放大觸發器采樣延時仿真

輸入激勵設置采樣時鐘SCLK的周期為400 ps，輸入差分信號D和/D的差分電壓擺幅為400 mV。從圖4可看出，當SCLK為低電平時，開始充電上拉，節點N1的電壓上升速度基本相同；當SCLK為高電平時，節點N1開始放電，但改進后的靈敏放大觸發器結構的N1節點(N1_improved)放電速度要快于傳統的靈敏放大觸發器結構中的N1節點(N1_typical)，使得改進后的觸發器放電延時明顯小于傳統的靈敏放大觸發器。

在電源電壓和采樣時鐘不變的條件下，降低差分輸入擺幅，改變輸入差分信號D和/D的差分電壓擺幅為300 mV，靈敏放大觸發器采樣輸出仿真如圖5所示。從圖5可看出，在傳統的靈敏放大觸發器結構中，由于節點N1_typical的放電速度慢，當差分電壓擺幅過小時，無法正常充放電并采樣，輸出結果Q(conventional)無法在1/2時鐘周期內上升到高電平閾值，使得采樣輸出出現錯誤；而改進的靈敏放大觸發器結構的節點N1_improved放電速度快，雖然差分輸入擺幅降低，但仍能正常地快速充放電、采樣并輸出正確結果，信號Q_improved能夠在半個時鐘周期內上升到高電平閾值，采樣結果正確。另一方面，改進的靈敏放大觸發器的時鐘到輸出Q的延時Tck-q更小，更適合高速串行信號采樣的應用。

圖5 靈敏放大觸發器采樣輸出仿真

3 結束語

提出了一種在較高電源電壓條件下低延時的靈敏放大觸發器結構，在傳統的靈敏放大觸發器結構的基礎上，增加放電支路，實現了高速采樣較低輸入差分電壓擺幅信號的功能，為高速串行接收器的差分轉單端采樣功能提供了一種可行的設計。