源極引線在開關過程中對柵源電壓的影響分析

陳之勃

源極引線在開關過程中對柵源電壓的影響分析

陳之勃

（遼寧工業大學 電子與信息工程學院，遼寧 錦州 121001）

分析了氮化鎵FET的柵極動態參數，并與硅MOSFET加以對比。分析了柵極驅動電路等效電路及電路模型，分析了驅動回路寄生電感應對驅動回路阻尼比的影響。分析了阻尼比與寄生電感、寄生電容、柵極串聯電阻的關系。為了獲得合適的阻尼比需要盡可能低的寄生電感，適當增加串聯電阻，可以獲得“無”超調量的驅動響應。簡述了米勒效應會導致柵極電壓振鈴以及可能形成的誤導通，通過施加柵極負偏置電壓可以消除，也可以采用零電壓開通消除米勒效應，SPWM變換器只能采用硬開關工作模式。

氮化鎵FET；寄生電感；寄生電容；阻尼

氮化鎵FET的高電子遷移率，極低的寄生電容使得功率變換器的頻率得到有效的提高，有效地減小了功率變換器、無源元件的體積。

氮化鎵FET的極低寄生電容使得驅動電路變得簡單、容易。然而，隨著開關速度的提升，驅動線路的寄生電感產生的感生電勢對氮化鎵柵極將產生不可忽視的影響。

由于極低的柵極寄生電容使得柵極驅動回路的阻尼因數過小引起柵極電壓過沖甚至超過柵極極限電壓而燒毀；米勒效應將引起開通過程和關斷過程的振鈴，導致開通過程出現反復的開通-再關斷，關斷過程出現反復的關斷-再開通的現象，可能引起瞬態共同導通燒毀氮化鎵FET。

1 氮化鎵FET動態參數

以650V/7.5A的GS65502B為例，輸入電容65 pF，米勒電容0.5 pF，柵極電荷Qg1.5nC、Qgd0.4nC。與GS65502B的額定電壓、額定電流接近的Coolmos和第三代硅MOSFET的柵極特性如表1。

從表1中可以看到，氮化鎵FET的輸入電容是Coolmos的8%，米勒電容是Coolmos的9%；分別是第三代MOSFET的5%和1.67%。

表1 氮化鎵與硅MOSFET柵極特性對比

表明在相同的驅動能力下，氮化鎵的開關速度將分別為Coolmos的11倍和第三代MOSFET的60倍；或者在相同的開關速度下，氮化鎵的柵極驅動電流僅僅為Coolmos的8%或第三代MOSFET的1.67%。

2 寄生電感對驅動回路性能的影響

2.1 封裝產生的寄生電感

隨著氮化鎵FET的開關速度的急劇提升，柵極驅動回路的寄生電感將不容忽視，否則會引起超調的柵極電壓。

導線的寄生電感無處不在，單引線的寄生電感為0.5 nH/mm。

對于功率半導體器件來說，管腳距管殼6 mm處到管芯的寄生電感：TO247源極到管芯13 nH，漏極到管芯5 nH，如圖1。

圖1 TO247管腳的寄生電感

TO220/D2PAK：源極到管芯7.5 nH，漏極到管芯4.5 nH。

如果加上驅動回路的寄生電感，TO247封裝至少有50 nH，TO220封裝也有40 nH。

2.2 驅動回路中其他寄生電感

為了降低驅動回路的寄生電感，需要采用功率半導體器件的低寄生電感封裝，還要驅動電路的低回路寄生電感以及驅動芯片的低寄生電感封裝。絕大多數氮化鎵FET采用了極低寄生電感封裝，可以將寄生電感降低到1 nH甚至更低。剩下的寄生電感就是電路走線、電源旁路電容器寄生電感和驅動IC的寄生電感，一般不低于20 nH。

將驅動IC緊靠氮化鎵FET的柵極與源極，最好走線方式的寄生電感一般不低于10 nH。

驅動IC的寄生電感不容忽視。產生寄生電感的路徑為：電源旁路電容器寄生電感，電源旁路電容器到驅動IC正電源端走線的寄生電感，驅動IC正電源端到驅動輸出端寄生電感，從驅動輸出端到驅動IC電源公共端寄生電感和驅動IC電源公共端到電源旁路電容器的走線寄生電感。這些寄生電感的每一部分一般不低于2 nH，總的寄生電感10~15 nH，加上驅動IC到氮化鎵FET柵極走線寄生電感，整個驅動回路寄生電感將不低于20 nH。

3 不考慮米勒效應時柵極動態分析

3.1 柵極驅動回路

通常對柵控器件的理解為柵極驅動回路的等效電路，如圖2。

圖2 柵極驅動回路的等效電路

圖2中忽略源極引線電感的效應，這種忽略可以是源極的主電極引線與柵極信號引線相分離的方式。

圖3等效電路的優點是僅僅為一階電路，數學解析式簡單，容易分析。

對于驅動速度比較慢的工作狀態，圖3電路可以應用，隨著柵控器件開關速度的提高，驅動回路的寄生電感及阻尼系數變得不可忽視，特別是對柵極電壓幅值敏感的氮化鎵FET。因此，帶有回路寄生電感的柵極驅動回路的等效電路如圖3。

圖3 帶有回路寄生電感的等效電路

3.2 動態響應分析

為了分析簡化，先不考慮ds的作用，得柵極電壓gs的解析式為：

其中阻尼比ζ為：

諧振頻率為：

不同阻尼比的單位階躍響應超調量如圖4。

如果選用常規的10 Ω，對應的阻尼比將減小到0.29對應的超調量超過35%。比較容易出現柵極電壓超過氮化鎵FET的柵極電壓極限值的現象，進而燒毀氮化鎵FET。

4 工程中的解決思路

4.1 盡可能地減小寄生電感

先進的氮化鎵FET封裝技術可以使器件的柵極到源極的寄生電感降低到1 nH以下，如果選用背面散熱的型號，如GS65508T，可以將驅動芯片置于氮化鎵FET的電路板底層，減小寄生電感到最小(可以小于1 nH)。

選擇寄生電感低的驅動IC封裝，例如將SO-8改為GAL封裝或引線尺寸更小的封裝，可以有效地降低驅動IC引起的寄生電感。

選擇低寄生電感的電源旁路電容器。

通過以上措施，可以將柵極驅動回路寄生電感降低到5 nH以下，如果利用布線來抵消驅動回路寄生電感，可以進一步降低驅動回路寄生電感。

4.2 加大柵極與源極間的電容

根據公式(2)除了減小驅動回路寄生電感，加大柵極串聯電阻外，還可以通過加大柵極對源極的等效電容獲得足夠的阻尼比，如在柵極與源極之間并聯RC電路，如圖5。

圖5 在柵極、源極之間并聯RC電路

圖中的電阻RS1起到保證驅動回路阻尼比的作用。這種增加阻尼的方式減緩了氮化鎵FET的開關速度，如果能獲得盡可能低的驅動回路寄生電感到20 nH以下，沒有必要采取這種增加阻尼方式。

4.3 不對稱柵極電阻

采用不對稱驅動方式，如圖6。

圖6 不對稱驅動方式

利用比較大的開通串聯電阻獲得足夠的阻尼，使開通過程的柵極電壓不產生過度的超調量。

用比較小的關斷串聯電阻獲得快的關斷時間。

4.4 柵極、源極電壓箝位

防止柵極電壓過沖還可以采用限幅方式，如采用穩壓二極管限幅方式，如圖7。

5 開關過程的瞬態誤導通及防止

5.1 瞬態誤導通的產生

橋式變換器中關斷的開關在另一只開關開通過程，其漏極-源級電壓會快速上升，通過米勒電容耦合到柵極。如果柵極電壓在這個米勒效應作用下超過了導通閾值電壓就會產生誤導通，并構成橋臂的瞬態共同導通[1]。電路模型如圖8。

圖7 利用穩壓二極管限幅

圖8 開關過程的等效電路

由于柵極驅動電路的寄生電感的存在，當ds快速上升過程中由于寄生電感的存在使得驅動電流無法隨之快速改變，為了簡化分析，可以將這個過程中忽略驅動回路的影響?？梢哉J為僅僅是Crss和Ciss的分壓，即：

柵極變化幅值為：

施加柵極負偏置電壓后的柵極電壓幅值為：

5.2 施加柵極負偏置電壓消除瞬態誤導通

當dsM為400 V，SD65502B對應的柵極電壓變化幅值為：

這個數值遠遠超出導通閾值電壓1.3 V，需要加以抑制。施加-6 V柵極反偏電壓后的柵極電壓幅值為：

可以確保柵極電壓不達到導通閾值電壓，如圖9所示。

5.3 零電壓開通消除瞬態誤導通

消除柵控器件米勒效應最好的辦法就是讓氮化鎵FET在零電壓狀態下開通。這樣cd=ds，漏極-柵極之間的高幅值、快速變化的電壓不存在，米勒效應消失。

工作在這種狀態的功率變換器有LLC半橋諧振變換器、橋式/半橋諧振式變換器。這類功率變換器除了沒有米勒效應外，也消除了開通損耗。

6 結論

氮化鎵FET具有極低的寄生電容。驅動氮化鎵FET時，如果驅動電路的寄生電感不能做到盡可能低，很容易出現比較大的超調量。通過采用極低寄生電感封裝的氮化鎵FET，最短的電路走線和低寄生電感的驅動以及低寄生電感的電源旁路電容器，可以使得驅動回路具有比較低的特征阻抗，通過適當增加柵極外接串聯電阻可以使超調量降低到10%以下。

通過不對稱驅動技術，可以獲得比較高的阻尼比和關斷速度。

采用柵極負偏壓將柵極振鈴幅值抑制到導通閾值電壓以下。

各類SPWM逆變器中的開關工作在硬開關狀態，無法實現零電壓開通工作狀態。

[1] 陳永真. 橋式變換器的瞬態共同導通分析及解決方案[J]. 電力電子技術, 2008(6): 84-86.

[2] 陳永真. 高效率開關電源設計與制作[M]. 北京: 中國電力出版社, 2008.

Analysis of Influence of Source Lead on Gate Voltage During Switching

CHEN Zhi-bo

（School of Electronics & Information Engineering, Liaoning University of Technology, Jinzhou 121001, China）

The gate dynamic parameters of gallium nitride FET were analyzed and compared with silicon MOSET. The equivalent circuit and circuit model of the gate drive circuit are analyzed, and the influence of the parasitic inductance on the damping ratio of the drive circuit is analyzed. The relation between damping ratio and parasitic inductance, parasitic capacitance and grid series resistance is analyzed. In order to obtain an appropriate damping ratio, the parasitic inductance should be as low as possible and the series resistance should be appropriately increased to obtain the drive response with “no” overshoot. The miller effect can cause the gate voltage ringing and the misdirection may be formed. The miller effect can be eliminated by applying the negative offset voltage of the gate, and the Miller effect can be eliminated by zero voltage switching. SPWM converter can only use hard switch mode.

gallium nitride FET; parasitic inductance; parasitic capacitance; damping

TM46

A

1674-3261(2021)01-0019-04

10.15916/j.issn1674-3261.2021.01.005

2019-12-20

陳之勃(1985-)，男，遼寧蓋州人，實驗師，碩士。

責任編校：孫 林