基于SoC FPGA硬件并行化計算的配電網電壓控制技術

黨皓天， 劉東， 陳飛， 趙現平， 劉斯揚， 王宏宇

(1. 上海交通大學電子信息與電氣工程學院，上海 200240；2. 云南電網有限責任公司，云南 昆明 650011；3. 江蘇金智科技股份有限公司，江蘇 南京 211106)

0 引言

電壓越限問題是影響配電網電能質量的關鍵問題。在低碳背景下，越來越多的分布式電源(distributed generator,DG)接入配電網。相比于傳統配電網，高DG滲透率下的配電網電壓具有更大的波動性[1—3]，這對配電網電壓的控制實時性提出了更高要求，IEEE 1547標準對電壓越限時間作出了明確限制[4]。

DG自身也是一類可調資源[5—7]，如何充分利用包含DG在內的可調設備是配電網電壓調節的關鍵。然而，不同可調設備的電氣特性不同[8]，對不同設備的協同處理極大提高了電壓調節的計算難度。另外，隨著可調設備接入數量的增加，電壓調節所需求解的變量個數也隨之增多，傳統中心集中式計算方式所需的求解時間大幅增加，這與電壓控制所要求的實時性相互矛盾。因此，電壓控制正在向邊緣計算發展，在邊緣節點對其負責的附近區域內的可調設備出力進行計算，既能減少求解變量的數量，又能降低網絡傳輸的時延。

目前，含多種DG的配電網電壓控制方式主要分為2類。第一類為電壓分區控制方式。該方式一般利用相應規則對系統節點進行區域劃分，若某節點電壓越限，則由區域內的可調設備調整出力使電壓恢復正常[9]，一般適用于規模較大、無功設備充足的配電網。分區劃分依據是研究重點，文獻[10—12]針對不同場景提出了不同的分區劃分依據，取得了較好的應用效果。在分區的基礎上，另有文獻提出了分層概念。文獻[13—14]將控制區域劃分為自治控制區域與協調控制區域兩部分，電壓越限問題由自治控制區域和協調控制區域協同解決。電壓分層分區控制策略雖然具有無需迭代計算、響應快速的優勢，但其計算只針對某特定區域，忽略或較少考慮了與其他區域的聯系，因此無法獲得全局最優解。第二類電壓控制方式是對無功優化問題直接進行求解，這是一種基于最優化理論的控制方式，一般適用于規模較小、設備較簡單的配電網。諸多研究通過啟發式算法直接求解[15—17]，另有研究采用二階錐松弛方法凸化原始非凸優化模型。文獻[18]利用二階錐松弛變換，提出基于等值單相配電網的無功優化方法。文獻[19]提出適應三相不平衡主動配電網無功優化的二階錐松弛模型。此外，文獻[20—21]求解非凸非線性的無功優化問題時，采用線性化近似的潮流方程。上述方式雖然可以得到近似全局最優解，但在軟件層面計算復雜，加之邊緣終端算力不足，導致無法滿足電壓控制的實時性要求。

在邊緣計算下，同時滿足區域求解全局性和實時性的核心在于提高邊緣終端算力。然而，受限于成本，終端的中央處理器(central processing unit,CPU)和內存資源配置無法達到中心服務器級別，純軟件計算效率提升有限。除此之外，諸多邊緣計算研究著眼于利用硬件輔助計算，例如利用現場可編程門陣列(field programmable gate array,FPGA)協助CPU計算[22]。FPGA適用于并行計算，其并行計算優勢在錄波系統[23]、神經網絡[24]、視頻檢測跟蹤[25]等方面均已得到驗證。

片上系統現場可編程門陣列(system on chip field programmable gate array,SoC FPGA)可認為是CPU與FPGA的結合，其在計算中可充分利用FPGA的并行計算優勢與CPU的通用計算功能，有效提升計算效率?？紤]邊緣計算場景下的電壓控制，文中提出基于SoC FPGA的電壓控制策略。為兼顧控制的全局性與高效性，提出一種簡化的無功優化模型，同時設計并實現了適用于FPGA計算的改進并行遺傳算法，為提升邊緣側電壓控制速度提供有效的解決方案。

1 適用于FPGA計算的電壓控制模型與算法

不同于中心集中式控制，文中的電壓控制策略面向邊緣側，控制對象為一條饋線上所有節點的電壓，控制方式為邊緣終端計算后的就地控制。饋線雖只是配電網的一部分，但可視為小型配電網，針對配電網的無功控制模型與算法也可以應用于單一饋線。

1.1 適用于FPGA計算的簡化電壓控制模型

電壓控制可視為電力系統無功優化問題。當系統中某一節點電壓越限時，通過調節系統中可調的無功設備如儲能設備、電容器組和DG等，調節系統的無功分布，從而調節節點電壓。

無功優化的目標函數一般為系統節點電壓偏移量最小或系統網損最小[26]。文中以系統節點電壓偏移量最小為目標函數。約束條件包含等式約束和不等式約束。等式約束為潮流平衡約束。

(1)

式中：Pi，Qi分別為節點i的注入有功功率和無功功率；Ui，Uj分別為節點i和節點j的電壓；Gij，Bij，θij分別為節點i和節點j之間的電導、電納和電壓相角差；H為系統節點編號集合；ΔQi為節點i可調無功設備出力；QDG,i為節點i的DG出力；kC,i，QC,i分別為節點i投入電容器組的組數和單個電容器組的出力，kC,i為非負整數。

不等式約束包括節點電壓約束、節點功率約束、DG和電容器組出力約束。

該無功優化問題即是求解得出一組可調無功設備出力，在滿足等式和不等式約束條件下，使得目標函數值最小。對于此非凸非線性優化問題，即使電壓控制目標僅為1條含多種DG的饋線，也需較長的計算時間，因此需要對求解模型進行適當簡化，并對算法進行并行設計。

式(1)所示的潮流平衡計算需要多次迭代，若用FPGA進行迭代計算，則所需輸入、輸出操作較多。同時，此計算過程涉及大量三角函數和復數計算，所需FPGA計算資源較多，會大幅增加計算時間。文中重點考慮DG出力對電壓幅值的影響，在出力發生微小變化時可近似認為潮流計算中的雅可比矩陣恒定。在工程化運行允許精度范圍內，該近似處理可大大提升電壓控制的實時性。

近似的功率平衡可由電壓靈敏度矩陣表示。電壓靈敏度矩陣反映了電力系統某節點的單位功率變化量對該系統所有節點電壓的影響，可由潮流平衡方程推導而來。根據實時電氣數據流和系統網絡參數，有：

(2)

式中：P,Q分別為各節點注入的有功功率和無功功率；V,δ分別為各節點電壓幅值和相角；?V/?P,?V/?Q為電壓靈敏度子矩陣。

文中采用可調無功設備調整無功出力，進而調整電壓，可認為ΔP=0。因此電壓靈敏度矩陣為：

S=?V/?Q

(3)

S反映了節點電壓變化量對無功功率變化量的靈敏程度。S為恒定矩陣，通過S可直接近似求得某節點無功功率的變化量對各節點電壓的影響。式(1)中的潮流約束條件可簡化為：

ΔV=SΔQ

(4)

即：

(5)

式中：n為節點個數。

無功優化問題即是對式(5)中的無功出力進行求解。式(5)中，QC,i為已知量，因此無功優化問題可轉化為對[QDG,1kC，1…QDG,ikC,i…QDG,n-1kC,n-1]T的求解。

1.2 適用于FPGA計算的改進并行遺傳算法

對于上述無功優化問題，傳統求解算法包括電壓分區控制算法與啟發式優化求解算法。前者求得的是局部解，后者求得的是全局解。文中綜合利用這2種算法，提出一種適用于FPGA快速求解的改進并行遺傳算法。

1.2.1 傳統無功優化求解算法

電壓分區控制時，首先定義一個臨界量ΔUth，對于無功電源的單位注入無功功率改變量，若某節點電壓改變量高于ΔUth，則將此節點納入該無功電源的調壓域。當系統某節點電壓越限時，僅調節該節點所屬調壓域內的無功電源即可。電壓分區控制方法具有快速、無需多次迭代計算等優勢，但其忽視了調壓域外無功電源的作用，因此得到的僅是粗略的局部解，無法獲得全局最優解。

求取無功優化問題的全局最優解，一般采用粒子群算法、和聲算法、遺傳算法等啟發式算法搜索全局最優解或近似全局最優解。因遺傳算法具有收斂速度快、適用于并行計算的優勢，此處以遺傳算法為例進行介紹，后續將改進的遺傳算法在FPGA上實現，利用FPGA并行求解無功優化問題。

針對電壓控制問題，經典遺傳算法求解步驟為：(1) 生成初始化種群，每個個體為無功出力向量；(2) 進入迭代計算過程，進行選擇、交叉、變異操作，并保證生成的新個體滿足功率要求；(3) 進行適應度計算，將生成的新個體代入式(5)計算目標函數值(遺傳算法中的適應度值)并存儲；(4) 一代遺傳完畢，若不滿足求解要求，則回到步驟(2)重復迭代過程。

遺傳算法雖然可以計算出較為接近的全局最優解，但計算中有多次迭代過程，影響計算效率。

1.2.2 改進并行遺傳算法

考慮到遺傳算法本身編碼與求解方式具有并行性，適用于FPGA求解加速，因此無功優化問題求解主體選取遺傳算法。此外，為同時滿足全局性和實時性要求，文中對遺傳算法改進如下。

(1) 種群初始化過程引入電壓分區控制策略。由于遺傳算法初始種群的選取對算法的收斂性和效率影響很大，完全隨機的初始種群會導致收斂效果不佳?？紤]到配電網自身無功出力對電壓影響的特征，理論上的全局最優解與電壓分區控制算法生成的局部最優解相差較小。因此，為提高收斂速度，將初始種群中的一部分設置為電壓分區控制直接所得的個體，其余部分隨機產生。

(2) 迭代計算過程中應用種群級和基因級的并行求解。種群級的并行是將一個大種群劃分為多個小種群，多個小種群并行地進行遺傳計算，只有經過一定的代數后種群間才進行交流?；蚣壍牟⑿惺侵笇τ谕幌蛄康牟煌稽c可以同時操作，這在迭代過程中的交叉、變異和適應度計算操作中都有大量應用。與CPU的串行執行特性不同，FPGA本質是專用的硬件電路，種群級和基因級的并行都可以通過增加硬件資源實現。

(3) 迭代計算過程流水線化。遺傳算法中的選擇、交叉、變異和適應度計算操作按順序組成了一個執行周期。FPGA設計中不同操作對應不同實際硬件模塊，采用流水線化的計算方式可有效降低模塊空閑率，提升計算效率。

2 基于SoC FPGA的電壓控制處理流程

2.1 SoC FPGA處理平臺

完整的電壓控制流程需要CPU與FPGA的協同計算，SoC FPGA為嵌入式系統提供了一種完全可編程的SoC，即異構的片上系統結構，將通用處理器與可編程邏輯相結合。SoC FPGA內部架構可分為兩部分，分別為處理器系統(processing system,PS)和可編程邏輯(programmable logic,PL),兩者之間通過高速接口通信。該架構支持在PL部分進行硬件邏輯設計，同時在PS部分進行軟件設計。

2.2 電壓控制處理流程設計

SoC FPGA是計算與控制中心，文中設計其數據處理架構如圖1所示。在處理中，PS側首先通過千兆以太網口接收配電網實時電氣信號并進行潮流計算、S計算，之后將S計算結果通過高級可擴展接口(advanced extensible interface，AXI)實時更新至PL側的塊存儲器(block random access memory,BRAM)。BRAM為PS側與PL側數據交互的橋梁。

圖1 SoC FPGA數據處理架構Fig.1 Data processing architecture of SoC FPGA

同時，PS側對S進行實時計算，而非檢測到電壓越限后才進行計算，原因是S的計算耗時較多，若在檢測到電壓越限后再進行計算則會大大增加無功優化計算時間。S在短時間內變化很小，因此無功優化計算時，利用上一個時間點的S可以保證計算準確性，且不必花費重新計算的時間。此處S的計算周期為2 s。PL側在收到計算指令后可以直接從BRAM中獲取S數據。

PS側檢測到電壓越限后，會立刻通過AXI將實時節點電壓數據、電壓與功率約束條件和生成的部分初始化種群傳輸至BRAM中固定的對應地址，同時觸發PL側并行計算模塊基于遺傳算法進行無功優化計算。PL側計算結束后，通過中斷的方式將最終計算結果傳輸至PS側。PS側根據此計算結果決定發出無功調整指令或將結果上報給中心云端服務器。上述PS側和PL側協作計算的工作流程如圖2所示。

圖2 PS側與PL側協作計算流程Fig.2 Collaborative calculation process of PS side and PL side

3 適用于FPGA計算的并行遺傳算法設計

在設計時，S為實時計算所得，不會阻塞求解過程，因此影響無功優化求解時間的最主要因素是遺傳算法效率。文中在FPGA上分模塊設計應用于電壓控制求解的改進遺傳算法。

3.1 硬件架構設計

FPGA上的硬件設計一般采用自頂向下的模塊化設計。將遺傳算法的各個步驟設計為各個硬件模塊，并根據數據流通邏輯將其連接。PL側模塊化系統結構設計如圖3所示。

圖3 并行遺傳算法系統結構(并行度為2)Fig.3 System architecture of parallel genetic algorithm(degree of parallelism is 2)

圖3中，控制模塊是核心，各模塊的正常工作均依賴于控制模塊的控制信號。RAM1的存儲內容為PS側計算出的S，即各節點的實際電壓、功率，電壓約束與功率約束。RAM2、RAM3分別存儲種群個體與對應適應度。種群交流模塊通過與RAM2、RAM3交互實現不同種群間的交流。其余模塊均負責某個種群進化過程中的某一步驟，各模塊數量與并行進化種群數量一致。

3.2 編碼設計

系統可調無功設備包括各節點DG及電容器組。前者為連續變量，后者為離散變量。對于包含DG或電容器組的節點，用11 b的編碼表示該節點的DG出力，首位為符號位，對應于-1 024～1 024 kvar的可調量；用5 b的編碼表示電容器組投入組數，首位同樣為符號位，對應于-16～16組的可投切量。以上變化量均可覆蓋節點DG出力或電容器組投入組數的取值范圍。單一節點對應變量編碼如圖4所示。

圖4 單一節點對應編碼格式Fig.4 Encoding format for a single node

假設在配電網系統中存在T個節點具有無功調節能力，則遺傳算法種群中的每個個體均可表示為16T個數字相連，即[QDG,1kC,1…QDG,ikC,i…QDG,TkC,T]T對應的編碼位數為16T。

3.3 模塊化硬件設計要點

基于軟件求解的遺傳算法在文獻[15,23]中已有詳細說明，此處重點介紹遺傳算法的FPGA求解相較于軟件求解的不同之處，以及針對電壓調節場景的適應性改進。

(1) 設計控制模塊，保證硬件系統有序正常工作。不同于CPU中天然的串行化處理，FPGA中不同模塊的串行化工作需要有限狀態機的支持?？刂颇K即通過適用于遺傳算法的有限狀態機實現與其他模塊的信號交互。

將每個種群的進化過程分為7個狀態。其中空閑和停止分別表示復位和結束信號。另外5個狀態為工作狀態，分別為種群初始化、選擇狀態、交叉變異、適應度計算和種群交流。狀態轉換如圖5所示。

圖5 控制模塊有限狀態機Fig.5 Finite state machine in control module

(2) 在初始化模塊設計中引入電壓分區控制思想，提高遺傳算法收斂速度。初代種群的選取對遺傳算法的收斂性影響很大。分區控制策略給出的無功調整解是一個較為粗略的解，但結合實際情況可知，該解與最終的全局最優解較為接近，因此可將其作為初代種群的一部分，提高算法收斂速度。

文中設置初代種群中25%的個體由電壓分區控制策略給出，另外75%的個體在初始化模塊中隨機產生。以此設置，既可以利用分區控制算法的結果提高算法收斂速度，又可以防止算法陷入早熟或局部最優解。

(3) 由于FPGA不善于概率計算，須設計新的選擇機制。該機制的實現需要選擇模塊、存儲模塊以及隨機數生成模塊的協同配合。

常用的選擇操作為輪盤賭選擇和隨機聯賽選擇。輪盤賭選擇的核心思想是使更優秀的個體有更大的概率被選中，每個個體被選中的概率為其適應度與種群所有個體適應度之和的比值。隨機聯賽選擇更為簡單，隨機從種群中選取偶數個個體，兩兩進行比較，更優秀的個體得以保留。

雖然輪盤賭選擇更為合理，但由于FPGA處理小數與概率問題較為復雜，因此文中設計的選擇機制基于隨機聯賽選擇，同時吸取了比例選擇的思想。該機制依賴存儲模塊的設置。存儲模塊每次存儲2個新個體及其對應適應度，在存儲前對待存儲的2個個體適應度進行比較，適應度較高的個體存儲于種群的上半部分，適應度較低的個體存儲于種群的下半部分。

選擇操作中隨機選擇的個體位置由隨機數模塊產生，通過對隨機數進行修正，使得種群上半部分的個體有更大概率被選出，從而接近輪盤賭的選擇結果。隨機數生成模塊為一個x位線性反饋移位寄存器，如圖6所示。

圖6 隨機數生成模塊Fig.6 Random number generation module

(4) 復制硬件電路實現種群的并行進化，并設計種群交流模塊負責種群間的交流。種群的并行進化既可以提高遺傳算法計算的并行度，又可以獨立發展出不同的優良基因片段。而種群交流有助于優良基因的集中，進化出更為優秀的個體。設計中，種群交流表現為某一種群內最優個體對另一種群內最差個體的替換。假設種群進化并行度為m，種群間交流過程如圖7所示。

圖7 種群間交流過程示意Fig.7 Schematic diagram of the communication process between species

(5) 各模塊內部的乘加計算與矩陣計算中，通過增加硬件資源實現基因級的并行。交叉和變異分別采用多點交叉和多點變異操作。對于多點操作，在FPGA中可復制硬件單元實現并行操作。

適應度計算模塊是最耗費硬件資源的模塊，同時也是通過FPGA并行計算最能提升計算效率的模塊。由于交叉變異模塊的輸出個體已保證功率滿足約束條件。因此在適應度計算時僅考慮電壓越限問題。文中對于電壓約束問題的考慮體現在目標函數懲罰系數分段設計中。當通過S計算所得的某節點電壓越限時，該節點對應項的懲罰因子較其他非越限項更大。且電壓偏移越多，其懲罰系數越大，導致最終目標函數值越大。經過幾代選擇后，明顯會產生電壓越限的個體基因片段會被剔除。

基于以上分析，適應度計算模塊僅計算輸入個體對應的目標函數值即可，不必考慮約束條件。目標函數值的計算涉及矩陣運算與多個乘加運算，可充分發揮FPGA的并行計算能力。

適應度計算步驟為：將電容器組數映射為無功出力，并與DG出力加和形成無功出力向量；代入式(5)進行計算，求得各節點電壓增量與改變后的實際電壓；代入目標函數求適應度。

上述步驟中的乘加計算與矩陣計算均可通過堆疊硬件資源并行求解。

4 算例分析

4.1 參數設置

文中以某配電系統衍生的算例為對象進行分析[27]。該算例包含62個節點，共3條饋線，饋線間通過聯絡線連接。文中面向邊緣側單條饋線進行電壓控制，不涉及饋線間的無功支撐，因此選取其中1條饋線為例進行重點分析，其拓撲如圖8所示。系統基準電壓為10 kV，基準容量為10 MW，各節點電壓可接受偏移范圍為-0.05～0.05 p.u.，負荷均視為恒定功率負荷。為驗證文中所提電壓控制策略，對算例修改如下：在節點3、節點5和節點11安裝DG，每組DG的無功出力范圍為0～600 kvar，每組DG的容量為1 MV·A，每組逆變器的容量為1.2 MV·A。在節點2、節點9分別安裝10組電容器，每組電容器容量為25 kvar。

圖8 饋線拓撲Fig.8 Feeder topology

設置ΔUth為0.08 p.u.[28]。當某一節點電壓變化量同時達到多個可調設備的門檻值時，將其分配至引起其電壓變化量最大的可調設備調壓域。以此為依據將該系統劃分為2個調壓域，如表1所示。

表1 調壓域劃分Table 1 Division of voltage regulation zone

設置個體生成策略為：選取電壓越限最嚴重的節點，由該節點所在調壓域內的可調無功設備調整無功出力為主，由調壓域外的無功設備出力調整為輔。設調整無功出力總量為恒定值ΔQch，其值為對作用最強的可調無功設備支撐該節點電壓抬升至1.02 p.u.或下降至0.98 p.u.所增加或減少的無功值。ΔQch由調壓域內出力和調壓域外出力兩部分組成。設定調壓域內可調設備的出力比例分別為0.95ΔQch，0.90ΔQch，0.85ΔQch，0.80ΔQch，保證域內出力占主導地位。在具體分配中，調壓域內的出力分配按不同可調設備所在節點的電壓靈敏度系數加權分配，調壓域外設備的出力隨機分配。

FPGA硬件并行化計算的遺傳算法相應參數設置如表2所示。SoC FPGA的硬件參數如表3所示。

表2 并行遺傳算法參數設置Table 2 Parameters of parallel genetic algorithm

表3 SoC FPGA硬件參數Table 3 Hardware parameters of SoC FPGA

4.2 仿真驗證與分析

4.2.1 初始系統狀態

文中設計的目的在于兼顧邊緣側饋線電壓控制的全局準確性與計算高效性。采用節點電壓越下限與節點電壓越上限2種場景進行分析，2種場景的初始電壓分別如圖9、圖10中初始電壓所示。

記文中SoC FPGA軟硬件結合的電壓控制方法為方法Ⅰ。將以下3種求解方式與方法Ⅰ進行對比。

方法Ⅱ：電壓分區控制方式。由電壓分區控制策略直接給出可調設備無功調整量。

方法Ⅲ：純軟件非迭代方式。采用純軟件的計算方式，將FPGA并行化遺傳算法求解部分改為軟件計算。其他設置不變。

方法Ⅳ：純軟件迭代方式。在方法Ⅲ的基礎上，將式(5)電壓靈敏度矩陣約束條件改為式(3)的原始潮流平衡約束條件。此時，每次適應度計算均完成一次完整的潮流計算。

以上4種方法具有相同的初始化種群。

4.2.2 全局準確性

應用上述4種方法，電壓越下限場景的調壓效果和求解結果分別如圖9和表4所示，電壓越上限場景的調壓效果和求解結果分別見圖10和表5。

圖9 電壓越下限場景的調壓效果對比Fig.9 Comparison of voltage regulation effects where voltage is lower than lower limit

表4 電壓越下限場景的4種方式求解結果Table 4 The solution results of four methods in the scenario where voltage is lower than lower limit

圖10 電壓越上限場景的調壓效果對比Fig.10 Comparison of voltage regulation effects where voltage exceeds upper limit

上述2種場景的求解結果均滿足功率約束。方法Ⅰ和方法Ⅲ應用簡化模型求解，而方法Ⅱ應用電壓分區控制方式求解。由圖9和圖10可知，2種場景越限節點的電壓均可恢復至正常范圍內，但對距離越限節點較遠的其他非越限節點(例如節點16)的電壓調節，方法Ⅰ明顯優于方法Ⅱ。因此，相比于方法Ⅱ，方法Ⅰ具有更好的全局性。

表5 電壓越上限場景的4種方式求解結果Table 5 The solution results of four methods in the scenario where voltage exceeds upper limit

方法Ⅳ應用原始模型進行求解，將其求解結果與簡化模型求解結果進行對比。與原始模型相比，簡化模型出于計算效率考慮，將潮流平衡條件線性化，因此用最終近似計算結果代入實際潮流計算時會產生一定的偏差。但考慮電壓調整的實時性，相比于此近似計算產生的較小偏差，計算效率的大幅提升具有更大意義。

4.2.3 計算高效性

在保證控制全局準確性的基礎上，驗證文中所提方法Ⅰ的計算效率優勢。將方法Ⅰ的求解效率與方法Ⅲ、方法Ⅳ進行對比，經過隨機10次重復驗證，統計3種方法的平均求解時間與遺傳代數。2種場景的求解效率對比分別如表6和表7所示。

表6 電壓越下限場景的求解效率對比Table 6 Comparison of solution efficiency in the scenario where voltage is lower than lower limit

表7 電壓越上限場景的求解效率對比Table 7 Comparison of solution efficiency in the scenario where voltage exceeds upper limit

由表6、表7分析可知，方法Ⅳ的求解用時明顯大于方法Ⅰ和方法Ⅲ。這是由于方法Ⅳ采用了原始無功控制模型，在遺傳算法中對于每個個體的適應度計算都需要完整的潮流計算。每次潮流計算都包括多次迭代過程，極大增加了計算時間。此外，潮流計算的迭代次數不確定，適應度計算的時間也具有較大波動性。因此，方法Ⅳ不具備實時性，這也說明了方法Ⅰ在計算效率上具有明顯優勢。

進而對比方法Ⅰ和方法Ⅲ可知，對于相同的計算量，方法Ⅰ利用FPGA并行化加速計算的遺傳算法，相比于方法Ⅲ的純軟件計算，在計算用時上具有較大優勢。在上述2個電壓越限場景中，方法Ⅰ相對于方法Ⅲ的計算效率分別提升了2.41倍和2.15倍。最后，實驗表明在上述2種場景下，方法Ⅰ的并行加速比分別為1.97，1.71。

綜上，在上述2種電壓越限場景下，與其他電壓控制方法相比，文中利用簡化模型、基于SoC FPGA計算的并行遺傳算法可以更好地兼顧求解的全局性與高效性。

5 結語

隨著越來越多的可控DG接入配電網，傳統中心集中式的電壓控制計算方式在計算效率與控制實時性上表現出了不足，因此配電網的電壓控制向邊緣計算發展。為在邊緣終端上實現快速電壓控制，文中提出并實現了一種基于SoC FPGA的硬件并行化電壓控制方法。該方法結合了電壓分區控制策略與遺傳算法求解方式，正確劃分軟硬件職責，在軟件側非阻塞式地計算電壓靈敏度矩陣，在硬件側利用FPGA優秀的并行計算能力，加速了優化問題的求解。算例分析對比驗證表明，相比于純軟件的計算方式，所提方法可以大幅提高電壓控制的實時性。

在更大規模DG接入的配電網系統中，由于其可調可控資源更多，在終端利用FPGA并行化計算的并行度也會相應提高，從而可以更大幅度地提升終端設備的計算效率。隨著物聯網與通信技術的發展，所提方法由于計算效率的優勢，將在配電網電壓控制領域具有廣闊的應用前景。