針對DSP 的系統級封裝設計和應用

邢正偉，許 聰,2，丁 震，陳康喜

(1.安徽芯紀元科技有限公司，合肥 230000；2.中國電子科技集團公司第三十八研究所，合肥 230000）

1 引言

系統級封裝（SiP）狹義上是一種封裝的概念，廣義上是將一個系統或者子系統的全部或者大部分電子功能集成在同一個整合型基板上，該系統內的芯片以2D、3D 等方式接合到整合型基板上[1]。系統級封裝集成度高，能夠解決異質集成問題，目前在手機、5G 領域都得到廣泛的應用[2]。目前國內針對數字信號處理器（DSP）的系統級封裝的研究越來越廣泛和深入，2016年，中國電子科技集團公司第五十八研究所采用SiP陶瓷封裝技術將DSP 芯片和FPGA 芯片結合[3]形成微系統模塊；2018 年，北京計算機技術及應用研究所研制出集成四核及1553B 總線控制器的SiP 封裝電路[4]；2019 年，上海航天控制技術研究所采用SiP 技術將DSP 芯片、存儲芯片和FPGA 芯片制成多信息處理電路[5]；2020 年，航空工業西安航空計算技術研究所提出處理器+FPGA 通用架構，滿足最大化系統需求[6]。這些研究表明采用系統級封裝可以有效減小系統尺寸和重量。

雷達是目前常見的探測偵察設備，其最基本的原理是射頻前端發射調頻電磁波，雷達系統將接收到的回波與發射波進行算法處理，可以得到目標的各種信息。雷達系統包含信號發射器、接收天線、信號處理器、信號傳輸系統和控制系統。為滿足某款雷達系統小型化應用需求，本文利用系統級封裝技術，將多片具有自主產權的高性能DSP 芯片[7]進行集成，形成雷達一體化通道處理模塊，經過電性能分析、熱分析和應用測試，討論和分析了該模塊的可行性。

2 封裝設計

2.1 系統結構

雷達系統需要具備對數據進行高效處理和高速傳輸的能力，單顆DSP 芯片能力有限，需采用多片配合使用，以達到系統要求。系統模塊包含4 片DSP 裸芯片與90 個電阻和電容器件，內部以DSP 4 作為主控芯片，采用星型拓撲結構，通過高速SerDes 接口對其他DSP 進行控制，協作4 片DSP 之間的數據處理和傳輸，外部預留高速SerDes 接口和低速接口，可以滿足雷達系統的板級信號傳輸，其功能框圖如圖1 所示。

圖1 模塊功能框圖

2.2 封裝和布局設計

倒裝焊技術（FC）是指將芯片面朝下、與封裝外殼或布線基板直接互連的一種技術。本模塊主要器件是4 片DSP 裸芯片，單個DSP 裸芯片尺寸為17.5 mm×8.6 mm，采用平鋪方式進行布局，DSP 裸芯片均采用倒裝焊技術進行組裝，模塊尺寸達到40 mm×40 mm。

2.3 封裝基板設計

封裝基板可為芯片提供電連接、保護、支撐、散熱、組裝等功能。積層法多層板（BUM）是能使封裝基板實現高密度化的新型技術，采取涂布絕緣介質再經化學鍍銅和電鍍銅形成導線及連接孔，多次疊加，累積形成所需層數的多層印制板。該模塊封裝基板采用積層封裝工藝，共10 層，從上至下依次為L1~L10；在材料選擇上，采用味之素堆積膜（ABF）有機基板，基板材料型號為ABF-GZ41，其介電常數為3.2，優于PCB 基板材料FR4 的介電常數4.0，更適合于高速信號走線。各疊層的設計為：L2/L4/L7/L9 為關鍵信號走線層，L1/L3/L5/L8 為地層，信號與地間隔分布，使得信號絕大部分返回電流在信號路徑下面流動，回路電感保持最小，有助于提升信號質量；L6/L9 為關鍵電源層，通過大面積鋪銅保證低阻抗，減少電源振蕩，同時有利于模塊散熱；L10 層為焊球層，用于安裝焊盤。

2.4 熱設計

在模塊內部狹小空間中平鋪多個芯片會導致熱量堆積，單位面積的熱流密度大大提升，如果不能通過有效的方法進行散熱，必然會導致芯片熱可靠性出現問題。對于模塊而言，需要建立散熱通道將內部熱量傳導至外界，再通過空氣對流等手段帶走熱量。該模塊內部集成4 個DSP 裸芯片，散熱需求高，散熱結構如圖2 所示，通過導熱膠到金屬蓋板的主熱流方向將熱量傳導至外界，以此滿足芯片工作時的散熱需求。

圖2 模塊散熱結構

3 仿真分析與測試

3.1 電性能仿真分析

3.1.1 電源完整性分析

從電源完整性角度出發，電源平面等效于多個電感和電容構成的網絡，在不同頻率作用下，等效電容和等效電感會發生諧振現象，導致電源層的阻抗發生變化。隨著頻率的增加，電源阻抗是不斷變化的，尤其是在并聯諧振效應顯著的時候，電源阻抗也隨之明顯增加，進而造成電源的不穩定。該模塊通過電源系統的平面阻抗在工作頻率范圍內有無明顯諧振（電源的主要能量譜集中在30 MHz 以下）來判定電源系統的好壞。模塊內部電源阻抗曲線如圖3 所示，不同顏色代表不同的電源平面，該模塊電源系統平面阻抗在工作頻率范圍內（小于30 MHz）無明顯諧振，說明電源系統的結構滿足設計要求。

圖3 模塊內部電源阻抗曲線

3.1.2 信號完整性-損耗分析

信號完整性的重點是通過鏈路設計及優化使得電壓或電流具有完美波形及質量，通常高速互連是信號不完整的根源。本模塊內DSP 之間采用并串/串并轉換（SerDes）來實現高速數據傳輸，SerDes 關注的頻率范圍是0 Hz 到奈奎斯特頻率，也就是2 倍的信號基頻。信號的基頻是信號線速率的一半，也就是說信號的奈奎斯特頻率就是線速率。鏈路對信號的損耗包括插入損耗、回波損耗等，可以通過S 參數模型來表達。本模塊內DSP 之間傳輸速率為5 Gbit·s-1，根據SerDes信號完整性要求，回波損耗SDD11 小于等于－14dB@5GHz，插入損耗SDD21 大于等于－3dB@5GHz，再利用S 參數仿真高速鏈路眼圖進一步分析信號質量。

本文針對系統級封裝，利用4 片DSP 芯片搭建相同功能的測試板，用于封裝前功能驗證，以下將針對兩者進行對比分析。

本文采用Sigrity 軟件提取S 參數，高速差分信號封裝前后的S 參數曲線對比如圖4 所示，從圖中可以看出，封裝前（板級）SDD11 大于－14 dB@5 GHz，SDD21 小于－3 dB@5 GHz，曲線諧振大，表明封裝前高速鏈路阻抗匹配差，反射嚴重；封裝后（模塊）SDD11小于等于－14 dB@5 GHz，SDD21 大于等于－3 dB@5 GHz，曲線連續、波動小，表明封裝后高速鏈路信號質量更好。

圖4 封裝前后S 參數曲線對比

3.1.3 信號完整性-眼圖分析

數字信號的眼圖中包含了豐富的信息，可以體現數字信號的整體特征，能夠很好地評估數字信號的質量，因而眼圖分析是數字系統信號完整性分析的關鍵之一。根據RaPidIOTM Interconnect Specification Rev 2.2 協議制定的SerDes 眼圖標準如圖5 所示，眼寬參數RX1=0.3 UI（Unit Interval），眼高參數RY1=62.5 mV，RY2=375 mV，誤碼率（BER）要求為10-12。

圖5 眼圖標準

利用Sigrity 軟件搭建高速鏈路模型，封裝前鏈路如圖6（a）所示，兩個DSP 之間的通信鏈路模型為裸芯片→芯片封裝1→PCB 鏈路→芯片封裝2→裸芯片，導入封裝前鏈路的S 參數，得到圖6（b）中的鏈路眼圖。從圖中可以看出，封裝前鏈路的眼高為140 mV，眼寬為0.59 UI，滿足眼圖標準，同時實際測試結果與之相符合。

圖6 封裝前后鍵路模型及仿真眼圖和實測眼圖

封裝后鏈路如圖6（c）所示，兩個DSP 在封裝內部的通信鏈路模型為裸芯片→基板鏈路→裸芯片，導入封裝后鏈路的S 參數，得到圖6（d）中的鏈路眼圖。從圖中可以看出，封裝后鏈路的眼高為314 mV，眼寬為0.68 UI，滿足眼圖標準，同時實際測試結果與之相符合。

對比封裝前后數據，可以清晰地看出，封裝后眼圖更高更寬，具有更好的信號質量。

3.2 熱性能仿真分析

封裝的熱性能仿真分析是封裝設計一個重要內容，因為封裝大小、使用材料、散熱措施與芯片最終能否正常工作、可靠性如何息息相關[9]。

本文采用Sigrity 軟件模擬芯片實際工作的環境，在標準6U VPX 板卡（160 mm×233 mm）上安裝3 片該模塊，邊緣放置電源芯片；熱沉按照整板進行設計，散熱器高度為10 mm（含翅片），風冷條件為風速3 m/s，環境溫度為30 ℃。單個模塊實際功耗按照25 W 進行估算，板卡上模塊溫度仿真結果如圖7（a）所示，板卡上模塊最高結溫約為55.8 ℃。無任何散熱措施下，模塊溫度如圖7（b）所示，結溫高達122.8 ℃。仿真結果表明，封裝整體在添加散熱器和風扇的情況下溫度可控。

圖7 模塊封裝熱仿真結果

3.3 試驗測試分析

在模塊設計完成后，經過封裝廠和基板廠加工，采用自主開發的軟件和硬件測試平臺，對生產的產品進行測試分析，依據GJB7705-2012《DSP 測試方法》，采取周期法測定DSP 核的頻率f，如式（1）所示，其中t 為脈沖持續時間，N 為該持續時間內的指令數。

根據GJB7705，運行一個完成N1個操作的匯編程序，通過測量該匯編程序的運行時間t1，計算出DSP的峰值運算能力flop，如式（2）所示：

依據上述測試原理，編寫不同的測試程序，N 和N1對應固定的值，t 和t1通過示波器測量計算可得，模塊所測數據如圖8 所示，代入式（1）~（2）可得內核頻率為502.5 MHz，峰值運算能力為336 GFlops，與單個DSP 各項功能對比見表1，對比發現經過系統級封裝后模塊功能測試正常。

圖8 模塊測試數據

表1 電性能測試

4 實際應用

某型號雷達信號處理板使用系統級封裝前后的實物如圖9 所示，圖9（a）為未選用系統級封裝模塊的板子，尺寸為175 mm×455 mm；圖9（b）為使用系統級封裝模塊且優化系統架構之后的信號處理板，尺寸為350 mm×55 mm，對比可見信號處理板的尺寸縮減到原來的24%，滿足了用戶對處理板輕質化、小型化、系統化的要求[10]。

圖9 信號處理板使用系統級封裝前后實物

5 結束語

本文針對雷達信號處理系統應用場景，將4 片DSP 芯片通過系統級封裝方式形成模塊，該模塊內部布線滿足信號和電源完整性要求，熱分析結果表明該模塊在添加散熱器和風扇的情況下可以正常工作，經功能測試驗證，各項功能均能達到要求。某雷達處理系統采用該模塊后應用板卡尺寸縮減到原尺寸的24%，同時通過實際測試該模塊可以完成對應信息采集處理和傳遞的功能，使得該雷達系統國產化具有可行性。