Xilinx FPGA 高速信號數據處理系統研究與設計

蒲寶卿，高慶芳，撒志敏

(隴南師范高等?？茖W校 數信學院，甘肅 隴南 742500)

隨著電子通訊和雷達對抗等技術的快速發展，傳統信號處理系統中的數據采集、數據分析與處理、數據檢測和數據存儲技術已經不能滿足現階段各個領域中的需求[1]。FPGA數據信號處理系統面對數據海量增漲化、數據傳輸高速傳輸化、數據采集高可靠化和數據文件管理便捷化等需求，仍有下述問題需要解決[2]。

(1)當信號處理系統中的數據采集頻率高速變化時，如何實現高速數據信號的快速遷移；

(2)數據信號的高速遷移，如何設計高速數據信號存儲方案；

(3)當數據信號采集儲存后，如何實現便捷的數據文件的管理。

為了解決上述問題，設計了Xilinx FPGA XCZU9EG高速信號數據處理系統。該系統的核心由PS(Processing System)和PL(Programmable Logic)組成[3]。PS控制功能主要實現采集系統的數據控制處理、信號數據分析和信號數據檢索等功能。PL數據接口主要是提供Aurora X8的高速數據傳輸接口，為系統提供數據通道。系統硬件設計主要包括了數據采集、數據遷移和數據存儲硬件電路設計。

軟件功能主要實現了GTX(Gigabit Transceiver)數據交換、AXI-DMA(Advanced eXtensible Interface-Direct Memory Access)底層驅動和數據遷移命令交互，從而實現數據的DDR4(Double Data Rate 4)遷移存儲等。

1 數據處理系統總體框架設計

數據處理系統方案的核心采用了多重處理架構Xilinx FPGA XCZU9EG平臺，該平臺的PS(Processing System)控制單元模塊主要由ARM Cortex-M53和ARM Cortex-R5組成，PL(Programmable Logic)模塊主要由24個高速串行收發器提供了數據接口單元[4]。數據處理系統總體框架如圖1所示。

圖1 數據處理系統總體設計

前級數據采集模塊主要實現數據的快速采集、快速處理和快速轉發功能。DDR4模塊中的內存數據遷移功能主要由數據采集系統PS AXI IP(Intellectual Property)內核來實現。1 TB SSD(Solid State Drives)存儲單元采用了PCIE和NVME協議實現數據的上傳與下載存儲。上位機的主要功能是通過HeEdit 軟件實現數據采集處理系統的數據交互。

2 數據信號處理系統硬件設計

2.1 數據信號采集硬件系統電路設計

高頻數據信號采集系統主要包括了XC7K325T模塊、ADC12J2700模塊和高頻正弦信號處理功能模塊。

(1)XC7K325T：通過clock按照固定頻率完成A/D數據信號采集和FIFO數據儲存, 具備24路GTX多通道，可以同時實現多路信號傳輸功能。

(2)ADC12J2700：主要完成數據信號的頻譜采樣、信號濾波、信號變頻和信號調諧等。

(3)高頻正弦信號(High frequency signal)經過信號調制電路(signal modulate circuit)轉換成差分信號，同時通過差分clock控制ADC12J2700的采樣頻率，實現多路信號的轉換采集和傳輸功能[5]。數據信號采集硬件系統如圖2所示。

圖2 數據信號采集硬件系統

2.2 高頻信號遷移硬件系統設計

高頻信號采集完畢后，XC7K325T提供的高速接口首先完成FIFO的信號轉存功能，然后通過PL單元的AXI IP內核和PS單元的PCIE X4內核完成硬件底層驅動和GT Lane接口對接，及時通過Aurora x8接口將高速數據資源(High speed data source)遷移至DDR4內存模塊中[6]。高頻信號遷移硬件電路系統設計如圖3所示。

圖3 高頻信號遷移硬件電路系統

AXI-DMA主要通過AXI-LITE processor端口來完成PS內核配置，AXI-stream端口主要實現PL模塊的數據信號交互功能。AXI-DMA的數據信號處理模式為直接寄存器儲存模式。

AXI-DMA外部信號遷移路徑為：AXI Data FIFO→S_AXIS_S2MM→ AXI-DMA→M_AXI_S2MM→DDR4。

AXI-DMA內部信號遷移路徑為：內存DDR4→DDR MC→M_AXI_MM2S→AXI-DMA→ M_AXI_MM2S→Data FIFO。

2.3 高頻信號存儲硬件系統設計

高頻信號存儲硬件采用的是支持PCIE X4 Gen2.0接口的SSD存儲控制器，數據交換協議采用NVME(N-Volatile Memory express ME)協議。該存儲控制器的型號為STAR1000，主要包括了LDPC、多核CPU、RAID、片上SRAM和控制邏輯單元。它可以實現流水線模式的Flash編程，大大提升了數據存儲的速度[7]。高頻信號存儲器STAR1000電路設計如圖4所示。

圖4 高頻信號存儲硬件系統

3 系統軟件設計

3.1 高頻數據采集和數據遷移軟件流程設計

IP內核開啟AXI-DMA的硬件驅動程序裝載、AXI-DMA硬件地址的應用層匹配和AXI-DMA數據采集通道的初始化工作，然后啟動左右線程1和線程2。

線程1主要能夠實現數據信號的采集和數據遷移功能，當FLAG=1時，打開Aurora接口通道，REQ=1和FLAG=0時，關閉Aurora接口通道同時REQ復位歸0，數據源請求標志REQ=1后，啟動Aurora接口通道開始數據遷移工作，并采用PCIE/NVME協議進行數據存儲。

線程2的功能主要實現TCP/IP通信協議的啟動和實時解析網絡數據包，千兆網絡保障通信信道的暢通功能[8]。高頻數據采集和遷移軟件流程如圖5所示。

圖5 高頻數據遷移與存儲設計

3.2 高速FIFO 芯片FLASH存儲流程設計

高速FIFO 芯片的FLASH 的存儲模式采用“交叉寫”模式，資源通道Source_divided_A進行FLASH_1數據存儲時，按照每1 KB編幀和每1 KB劃分開，Fifo_inselect 選擇FIFO_1 與FIFO_3的數據進入后面的16 KB 標準FIFO，完成FIFO存入(pro_empty=8KB)，最后實現數據存入FLASH_1[9]。同理可得，Source_divided_B通道FLASH_2數據存儲交叉方式，交叉模式可以提高FLASH存儲速度。FIFO 芯片的FLASH存儲流程設計如圖6所示。

圖6 高速FIFO 芯片FLASH存儲流程設計

4 系統搭建與測試

針對高速信號數據處理系統進行了環境搭建和系統測試。數據信號經過采集與處理后，進行了數據信號的回讀并將回讀結果通過HeEdit 軟件進行了展示，單行數據的字節數為1 024。其中每幀數據中，RS485接口有效幀標識為“Fx和Ex”。Ge端口的有效幀標識為“FAF6”，圖像幀標識為“DC 92”，PCM行標識為“EB 90”。本文的部分測試數據0000270H-0000300H結果如圖7(a)所示，0000698H-0000708H結果如圖7(b)所示。

從圖7(a)和圖7(b)可以看出在系統測試中，高速信號數據處理系統采集的測試數據整齊有序及格式完整，數據規則符合采集系統需求。幀數據誤碼率低、數據可讀性高、存儲速率快。經過多次測試，各類幀數據標識幾乎沒有錯誤，誤碼率接近為0，處理速度快，系統符合設計初衷。

5 結語

基于Xilinx FPGA XCZU9EG高速信號數據處理系統主要包括整體框架設計、硬件系統設計和軟件系統設計三部分。核心平臺的PS單元模塊主要完成了數據處理功能，PL模塊主要為系統提供數據通道。數據信號處理系統硬件系統主要完成了采集、遷移和存儲電路設計，系統軟件設計主要包括了高頻數據采集、高頻數據遷移和FIFO數據信號存儲等。測試結果表明，該高速信號數據處理系統具有數據排列整齊有序、誤碼率低、存儲速度快、檢索便捷等優點，具備較強的推廣性。