一種像增強器陰極高重頻選通電路的設計

宋海浩，延 波，倪小兵，智 強，李夢依，劉佳音，任瑩楠，司 可，張琳琳

（1. 微光夜視技術重點實驗室，陜西 西安 710065；2. 昆明物理研究所，云南 昆明 650223）

引言

激光/微光距離選通成像是目前水下探測、惡劣天氣下目標探測、遙感探測中較為有效的途徑[1-4]。像增強器是實現激光/微光距離選通成像的關鍵部件之一。一般地，激光/微光距離選通成像系統中的同步觸發信號為低電壓信號[5]，而對于像增強器，為保證其陰極能夠正常工作通常需要上百伏特的高壓來驅動。這就需要采用陰極選通電路作為中間部件，根據激光器的同步觸發信號對像增強器陰極進行控制，實現距離選通門的功能[6-7]。因此，陰極選通電路的開關速度將直接影響像增強器陰極的開啟速度，進而影響距離選通成像系統的性能[8]。

目前產生脈沖的主流方法主要有2 種：一種方法是采用模擬器件特性產生脈沖[9-10]，利用諸如隧道二極管，階躍恢復二極管，雪崩晶體管等半導體特性設計脈沖產生電路，此類電路結構相對簡單，但存在脈沖寬度等參數不易調節或調節范圍有限等缺點[11-12]；另一種方法是采用數字邏輯門電路的組合實現窄脈沖，可根據設計需要，靈活組合高速的邏輯門電路單元，產生窄脈沖，這種電路的脈沖參數可以根據需要來配置外圍電路參數，缺點是門邏輯電路結構相對較為復雜，并且產生信號幅度較小，需要后級電路進行放大。

本文以數字邏輯門脈沖電路為思路，提出了一種利用高速門電路的邏輯組合提升陰極開啟/關閉速度的陰極高重頻選通電路。輸出級以金屬氧化物半導體場效應晶體管(MOSFET)推挽電路為基礎，采取分階段、分級驅動的策略，利用高速邏輯門、觸發器搭建邏輯輸出，控制中間級驅動電路產生3 路階段性驅動信號，提高輸出級驅動電路導通/關閉速度，達到加速像增強器陰極開關速度的目的。

1 像增強器陰極選通信號需求分析

1.1 脈沖電壓需求分析

像增強器在選通成像系統中主要起到2 個作用：1) 光增強 利用光電轉換，光電倍增將微弱的光信號放大成千上萬倍；2) 光快門 利用真空光電子易于被電子透鏡偏轉、聚焦和加速的特點，實現對瞬態過程的記錄[13]。像增強器結構如圖1 所示，包括光電陰極、微通道板(MCP)和熒光屏。陰極選通電路輸出信號主要作用于像增強器的光電陰極，控制像增強器工作在開啟與關閉2 種模式下，與高速成像系統的快門功能相似。

圖1 像增強器結構Fig. 1 Structure diagram of image intensifier

對于二代/超二代像增強器，其最佳工作狀態時光電陰極與微通道板輸入端的電壓需要達到?200 V，光電陰極光電轉換發射出的電子受到電場力的作用，到達微通道板并產生光電倍增效應，像增強器開始工作。當像增強器的光電陰極與微通道板輸入端為正壓時，微通道板的電子被電場力束縛，無法向后發射，像增強器處于停止工作的狀態。為使像增強器陰極快速阻斷電子的移動，本文采用+50 V 作為像增強器陰極的關閉電壓。上述分析可知，像增強器陰極選通信號為?200 V 到+50 V 的脈沖信號，如圖2 所示。

圖2 陰極選通信號需求Fig. 2 Demand diagram for cathode gating signal

1.2 脈沖時間需求分析

根據激光/微光距離選通成像系統輸出信號關系：

其中：PM為 激光脈沖 功 率(W)； τ為激光 脈 沖 寬度(s)；f為激光/探測器重復頻率(Hz)；S為探測器(像增強器光電陰極)靈敏度(A/W)；G為系統增益。由(1) 式可知，激光/探測器重復頻率越高，其他條件不變的情況下，選通成像系統的信號輸出越強。選通成像系統距離判定最小誤差為

其中：c為激光在水中的傳播速度； τ為脈沖寬度。即脈沖寬度越窄，選通成像系統的測距誤差越小。

綜合上述分析，陰極選通信號的重復頻率應與激光脈沖信號一致，最小脈沖寬度盡可能窄，邊沿時間盡可能短，通常為ns 級[14]。

2 分階段加速原理

為了讓陰極選通電路正負電壓盡可能滿幅值地輸出，輸出級驅動采用MOSFET 推挽結構的電路。MOSFET 因制造工藝的原因存在極間寄生電容[15]。通常將MOSFET 等效為如圖3 所示的電路模型，這些寄生電容是主導MOSFET 開關動作的主導因素。MOSFET 生產廠商通常提供的參數是輸入電容Ciss， 輸出電容Coss和反饋電容Crss，與極間電容的關系為

圖3 MOSFET 等效電路Fig. 3 Equivalent circuit diagram of MOSFET

MOSFET 在開啟時，柵極開始向電容Cgs充電，柵源電壓逐步超過閾值電壓，MOSFET 進入導通狀態。假設，柵極上升電壓為Vg，上升所用時間為tr，此時，柵極所需要的驅動電流為

由于Cgd的存在，柵漏電容在MOSFET 導通時快速放電，柵極電流逐漸發生轉移，源漏電容Cgd的上端電壓下降了VDD?VDS(on)， 其下端電壓上升了Vg，此時所需的電流為

由于Igd對 柵極電流的分流，使得柵源電容Cgs的電壓上升變緩，產生米勒效應，這時漏極電壓開始變化。一旦漏極電壓完成轉換，Cgd不再有電流流過，至此MOSFET 完全開啟。同樣，MOSFET 關閉時，Cgs通 過外部驅動電路放電，Cgd通過上升的漏極電壓與柵極允許的電流進行充電。充電結束后，柵極電壓繼續下降到閾值電壓以下，MOSFET完全關閉。正是由于柵漏電容Cgd的充放電過程延緩了柵源間電容Cgs的變化，使得MOSFET 的通斷速度變慢。

針對MOSFET 的開關特性，采取階段加速的策略，將整個驅動過程分為3 個階段：加速開啟階段，信號保持階段，加速關斷階段。加速開啟階段采用較高幅值的脈沖驅動，利用瞬時快邊沿的脈沖給柵極電容快速充電，讓MOSFET 的導通時間降低。但是瞬時的脈沖信號過后無法持續保持柵極電容的電荷。在加速開啟階段結束后，柵極電荷會緩慢放電，從而影響源漏之間的阻抗，使得輸出無法保持。本文在信號保持階段采用與觸發信號相同邏輯的信號讓MOSFET 持續導通，保持輸出信號的幅度不變。在MOSFET 對管交替的階段，預關MOSFET 采取加速關斷的策略，使柵極電位迅速拉回到之前的狀態，經過一個死區時間后，預開MOSFET 加速導通，繼續按照以上的加速策略進行MOSFET 的交替導通。為保證上升邊沿時間與下降邊沿時間盡可能相近，最后一級輸出采用一對參數相匹配的MOSFET 對管，柵極采用電容耦合，MOSFET 源極串聯一個穩壓二極管，有利于MOSFET 盡快進入導通狀態，如圖4 所示。

圖4 輸出級驅動電路Fig. 4 Diagram of output-stage drive circuit

3 驅動邏輯電路設計

3.1 時間偏置電路單元

為實現MOSFET 多信號的邏輯順序控制，設計使用如圖5 所示的時間偏置電路單元。利用高速D 觸發器自身的觸發延時與一個一階RC 電路延時，獲得窄脈沖輸出。

圖5 D 觸發器時間偏置電路單元原理圖Fig. 5 Schematic diagram of time bias circuit unit of D flipflop

窄脈沖寬度與偏置時間可按公式(9)、(10)進行計算：

圖6 D 觸發器時間偏置電路單元仿真Fig. 6 Simulation of time bias circuit unit of D flip-flop

利用多級D 觸發器時間偏置電路輸出、時鐘引腳級聯，將前一級D 觸發器的輸出邊沿作為下一級D 觸發器觸發邊沿，可通過配置前一級外圍RC 充放電路的時間 τ來調整窄脈沖寬度，即改變窄脈沖后邊沿的觸發時間來調控后一級的偏置時間，最終得到ns 級的時間偏置控制。如圖7 所示，為2 級D 觸發器時間偏置電路級聯后的偏置輸出。

圖7 D 觸發器時間偏置電路2 級級聯偏置仿真Fig. 7 Simulation diagram of two-stage cascaded bias of D flip-flop time bias circuit

3.2 死區時間控制

MOSFET 推挽電路的驅動信號設計中要盡量避免2 個MOSFET 同時導通的情況，防止MOSFET 因瞬時的大電流損壞。這就需要在2 個MOSFET 交替導通過程中引入對死區時間的控制。由于本文在中間級與輸出級均采用MOSFET 對管結構，都需要注意對死區時間的控制。死區時間控制單元電路如圖8 所示。U1 的作用是利用時間偏置將一級驅動MOSFET 對管的時鐘觸發邊沿分離。如圖9 所示，為一次MOSFET 交替的控制時序圖。即U2 輸出的上升邊沿觸發短暫的NMOS開啟信號，在NMOS 關閉后采取ns 級延時，待柵極的電荷泄放完畢，源漏通道夾斷后，用延時結束后的信號邊沿觸發對管PMOS 導通的控制信號，開啟對管PMOS，如此反復做雙MOSFET 交替導通。

圖8 死區時間控制單元電路Fig. 8 Circuit diagram of dead time control unit

圖9 死區時間時序邏輯Fig. 9 Diagram of dead time sequential logic

3.3 最小脈寬微調

考慮到使用環境的不同，光陰極輸出端等效負載會有較大的變化，對最小脈沖有一定的影響。本文利用微調電容器做觸發時間的補償修正如圖10 所示。通過調整時間偏置脈沖A 的觸發時間，在與偏置信號與非運算后作為NMOSFET 的觸發信號。通過調整微調電容，可以對輸出級驅動NMOS 加速開啟的偏置時間進行ns 級的微調，如圖11 所示。

圖10 最小脈寬微調電路Fig. 10 Diagram of minimum pulse width trimming circuit

圖11 最小脈寬微調的時序邏輯Fig. 11 Diagram of sequential logic of minimum pulse width trimming

3.4 分階段加速的邏輯設計

在邏輯設計上，采用3 個階段、兩級加速的驅動邏輯，如圖12 所示。觸發信號通過高速邏輯門構成的時間偏置電路，分為3 路子信號。一路子信號經一級驅動后，將電平偏移驅動輸出端MOSFET，作為保持輸出端MOSFET 柵極電壓的保持信號。一路子信號通過門電路分NMOS 驅動、PMOS 驅動2 路進行邊沿匹配，經過死區時間控制電路與最小脈寬控制電路進行中間級驅動，作為輸出級驅動MOSFET 加速開啟的驅動信號。最后一路子信號通過邊沿匹配，在主信號的下降過程中產生一個脈沖，加速輸出級驅動MOSFET 柵極的電荷釋放。以觸發信號的上升邊沿為時間基準，驅動控制邏輯順序為加速N 管關閉，加速P 管導通，信號保持，觸發信號下降邊沿亦然。

圖12 驅動邏輯框圖Fig. 12 Block diagram of drive logic

部分驅動邏輯如圖13 所示，信號1/ 信號2 為保持信號，信號3、信號4 組成N 管的加速脈沖，信號5、信號6 組成P 管的加速脈沖，信號7、信號8 分別為PMOS 與NMOS 的加速關斷信號。加速關斷信號需置于交替管開啟之前并保持一定時間，以避免2 個MOSFET 同時導通的情況。

圖13 部分驅動邏輯Fig. 13 Diagram of partial drive logic

4 MOSFET 電路設計

4.1 MOSFET 加速導通電路

為了加速MOSFET 柵源電容的充電過程，最大限度地達到MOSFET 最快的導通速度，加速導通階段的柵極采用50 V 驅動。為了讓輸出級驅動MOSFET 快速的通過線性區，同樣采用MOSFET推挽電路的方式，獲得快邊沿脈沖，如圖14 所示。信號5 首先到達NMOS 柵極，NMOS 導通，P-G 電位迅速拉至0 V。經過一個死區時間后，信號6 到達PMOS 柵極，PMOS 導通，P-G 電位迅速拉升至50 V，輸出級驅動PMOS 的柵極P-G 接收到如圖15所示的加速脈沖，中間級驅動完成上升沿加速過程。下降沿加速過程與加速過程相似，信號4 使Q4 先行導通，使N-G 電位上升至50 V，經過一個死區時間，信號3 使Q3 導通，N-G 拉至0 V，中間級驅動完成下降沿加速過程。

圖14 加速導通(一級驅動)電路Fig. 14 Accelerated conduction (primary drive) circuit

圖15 加速導通驅動信號Fig. 15 Accelerated conduction drive signal

4.2 MOSFET 信號保持電路

瞬時較高幅值的加速信號能夠使MOSFET 更加快速地導通，獲得更加陡峭的上升邊沿。但是隨著加速信號結束，MOSFET 柵極電容開始放電，MOSFET 會趨于關閉，這時的輸出電壓無法保持。為使電平更加平穩，在MOSFET 加速導通階段后采用保持信號作為銜接，保證加速階段信號的完整性，如圖16 所示。信號1 與信號2 為原觸發信號經過ns 級延時的觸發信號。

圖16 信號保持(一級驅動)電路Fig. 16 Signal holding (primary drive) circuit

4.3 MOSFET 加速關閉電路

NMOSFET 與PMOSFET 交替過程中，應注意避免MOSFET 雙開，否則瞬時的大電流會使MOSFET發熱，甚至損壞MOS 器件。若只采用電阻回路放電的方式，其邊沿時間較長，容易與匹配管的加速開啟階段相沖突，引起短時間內的MOSFET 同時導通。故在MOSFET 關斷時刻，采用加速關斷電路，利用MOSFET 的開關特性，迅速連通電荷泄放回路，將MOSFET 柵極的電位瞬間拉至源極電位，加速輸出級MOSFET 關斷，如圖17 所示。

圖17 加速關斷(一級驅動)電路Fig. 17 Accelerated shutdown (primary drive) circuit

5 電路板級驗證

因本文設計中的驅動邏輯信號較多，在控制板的電路板設計中采用4 層板設計，自頂向底為信號層、GND 層、電源層、信號層，如圖18(a)所示?？刂瓢宓牡撞客ㄟ^接插件與電源板相連接。電源板為雙層板設計，可提供+50 V 與?200 V 兩個電壓，如圖18(b)。為避免選通電路在工作中受到外界環境的影響，也防止人體靜電損壞MOSFET，將2 塊電路板組裝后封進如圖18(c)所示的金屬殼內進行測試。

圖18 硬件設計Fig. 18 Hardware design

測試平臺采用安捷倫MSO8104A 型示波器進行波形參數的測量，采用安捷倫33250A 型信號發生器作為脈沖觸發源，使用直流穩壓源提供模塊所需的直流電壓，如圖19 所示。通過測試，如圖20所示測得僅使用一路保持信號驅動輸出的陰極上升信號，上升邊沿達到了μs 級。圖21 是在圖20柵極控制電壓幅值不變的基礎上，利用提出的加速驅動電路輸出的陰極上升信號與下降信號，上升下降沿均達到了2 ns，邊沿時間提升明顯。

圖19 測試平臺Fig. 19 Test platform

圖20 加速前的上升邊沿Fig. 20 Diagram of rising edge before acceleration

圖21 加速后的上升邊沿Fig. 21 Diagram of rising edge after acceleration

將信號發生器設置為最小脈寬，本文設計的選通電路輸出3.7 ns，幅值為+50/?200 V 的脈沖，如圖22 所示。對陰極選通電路高重頻性能進行測試，在350 kHz 下，電路輸出的波形仍能保持完整，如圖23 所示。將示波器調整為疊加模式對波形抖動進行測試，可以看到脈沖抖動RMS 約為0.1 ns左右，電路輸出較為穩定，如圖24 所示。

圖22 最小脈沖寬度輸出Fig. 22 Diagram of minimum pulse width output

圖23 選通電路高重頻測試Fig. 23 Diagram of high repetition frequency test for gating circuit

圖24 波形抖動測試Fig. 24 Diagram of waveform jitter test

6 結論

本文以MOSFET 推挽電路為基礎，提出一種利用分階段、多級加速工作的陰極高重頻選通電路。經試驗測試，本文研制的樣機可提供+50 V/?200 V 的陰極關閉/開啟電壓，實現0～350 kHz 的重復頻率，0～100%的占空比調整，3.7 ns 的最小脈沖寬度，脈沖輸出延時時間抖動約0.1 ns。利用時間偏置電路單元相互級聯產生2 級驅動信號，分3 個階段對模塊的輸出級驅動MOSFET 的開啟與關閉過程進行加速，這對于提升高速高壓選通電源的最小脈沖寬度性能、最高工作重復頻率以及降低器件功率損耗具有重要的指導意義。目前，英國Photek 公司與法國PHOTONIS 已推出相關產品，通過與Photek 公司最新同類產品GM300-N 的指標進行比較，本文設計除迸發模式工作頻率略低于該進口產品，在脈沖邊沿時間、最小脈沖寬度、幅值輸出、脈沖重復頻率等其余指標上基本與該進口產品處于同一水平，可作為該產品在相關領域中的國產化替代。國內也有機構在進行相關樣機的研制，相比之下本文的設計在縮短脈沖邊沿時間、實現更小脈寬等方面具有一定優勢。