基于三維線性反饋移位寄存器的三維堆疊集成電路可重構測試方案

陳田，魯建勇，劉軍，梁華國，魯迎春

（1.合肥工業大學 計算機與信息學院，合肥 230601；2.情感計算與先進智能機器安徽省重點實驗室（合肥工業大學），合肥 230601；3.合肥工業大學 微電子學院，合肥 230601）

0 引言

傳統二維集成電路（Two-Dimensional Integrated Circuit，2D IC）的發展速度已經變慢，而高密度垂直互連的三維集成架構是目前作為延續摩爾定律的替代方案之一。三維集成技術包括在三個維度上互連的集成電路［1］，這種從水平互連到垂直互連的轉換在信號傳輸速度和提升集成電路的（Integrated Circuit，IC）整體性能上非常有前景。利用過硅通孔（Through Silicon Vias，TSV）作為中間介質的三維堆疊技術也是三維集成技術的一種，該技術的特點是能夠減少裸片間的互連長度，降低功耗以及增加帶寬等，相較于2D IC，提高了集成電路性能［2-4］。但更高的性能也對集成電路測試技術提出更高的要求，而在三維芯片生產成本中，測試成本占據了48%［5］，本文的主要目標是降低測試成本。

相較于2D IC，三維堆疊集成電路（Three-Dimensional Stacked Integrated Circuit，3D SIC）的測試流程更復雜，在每次堆疊后都要進行一次測試，一共經歷綁定前、綁定中和綁定后測試三個階段［6-7］，以確保良率。復雜的測試流程容易出現冗余的測試資源與較大的測試時間開銷。測試時間會影響芯片的生產周期，而測試結構的硅面積開銷是重要的測試資源，一顆芯片上的可用測試面積有限。如何利用各個階段的測試資源并降低測試時間，是降低測試成本的重要方向。

在集成電路測試技術中，內建自測試（Built-In Self-Test，BIST）是在電路中植入相關的功能電路以實現待測電路自我測試功能的技術，一般由測試模式生成器、響應分析器和BIST 控制器組成［8］。線性反饋移位寄存器（Linear Feedback Shift Register，LFSR）作為測試模式生成器，結構簡單，能夠以較小的測試數據存儲量生成所需的測試模式，同樣適用于3D SIC；但LFSR 生成的測試模式具有偽隨機特性，測試功耗較高，如何降低測試功耗，是降低測試成本的重要方向。

測試結構的硅面積開銷、測試功耗以及測試時間開銷都是測試成本的重要組成部分，本文基于LFSR 構建了一種可重構的三維LFSR（Three-Dimensional LFSR，3D-LFSR）測試結構，適用于3D SIC 的不同測試階段，以降低測試成本。

本文的主要工作如下：1）設計了一種3D SIC 測試中的低功耗測試結構，以降低測試功耗；2）設計了一種適用于不同測試階段的可重構3D-LFSR 測試結構，能夠充分復用不同階段的測試資源，以降低測試結構的硅面積開銷；3）對測試數據進行了測試前處理，采用串并行混合測試模式降低測試時間。

1 相關工作

BIST 對偽隨機生成器LFSR 生成測試模式的故障覆蓋率要求較高，因此使用重新設定種子的技術［9-10］以提升故障覆蓋率。如圖1 為BIST 下多重多項式LFSR 的結構，通過與門和解碼邏輯電路能夠更改反饋系數，即更改多項式，達到提升故障覆蓋率的目的。本文基于多重多項式的LFSR，利用了可變多項式的特性，連接多層LFSR 以形成級數更大的LFSR 結構，能夠滿足綁定后形成更大的測試電路的需求。

圖1 多重多項式LFSR結構Fig.1 Structure of multiple-polynomial LFSR

2D IC 測試通常只需經歷晶圓測試和最終測試。晶圓測試在組裝和封裝前篩選出有缺陷的集成電路，防止不必要的封裝成本；而最終測試則保證封裝芯片的質量，以減少測試逃逸。但對于3D SIC，需要定義其他測試，例如部分堆疊后的測試。3D SIC 測試需要經歷綁定前、綁定中和綁定后測試［6-7］：綁定前是為了可以測試芯片的傳統功能，也可以應用于初步的TSV 測試；綁定中和綁定后則是在堆疊后，確認堆疊過程中芯片的完好性。復雜的測試流程對控制測試成本的要求更高。如何在各個測試階段充分利用測試資源，是降低測試成本的關鍵因素。

文獻［11］中指出，三維集成電路的測試技術和可測試性設計（Design For Testability，DFT）仍是3D 技術成功的關鍵。目前嵌入式內核的測試wrapper 已經由電氣與電子工程師協會（Institute of Electrical and Electronics Engineers，IEEE）進行了標準化，該標準稱為IEEE Std1500［11-12］，在此基礎上，IEEE制定的Std P1838標準［13-14］廣泛用于3D 堆疊芯片。圖2 為IEEE Std P1838 標準結構圖［15］，一層內 有兩個 知識產 權（Intellectual Property，IP）核，測試外殼指令寄存器（Wrapper Instruction Register，WIR）用于封裝測試指令的譯碼器和控制器，控制各個IP 核的狀態轉換，進行測試模式的選擇和切換。WIR 除了在IP 核的輸入輸出處添加，也在TSV 的兩端添加，以保證層間的IP 核狀態的可控性和可觀性。測試外殼旁路寄存器（Wrapper Bypass Register，WBR）由多個可掃描的觸發單元組成，每個單元由一個D 觸發器和兩個數據選擇器組成，多個觸發單元連接起來就類似于掃描鏈。內部測試模式連接WBR 與內部掃描鏈進行使用。外部測試模式則單獨使用WBR。為了解決層間和層內內核之間穿行和并行測試之間的轉換，在該結構的基礎上，本文設計了不同層的核間并行和串行測試，增加少量電路以構建低功耗路由模塊，同時減少了測試時間和功耗。

圖2 IEEE std P1838標準結構Fig.2 IEEE std P1838 standard structure

2 本文方案

2.1 整體結構

本文方案的總體片上測試結構如圖3 所示，主要由3DLFSR、低功耗路由結構、核間互連結構組成。3D-LFSR 復用了綁定前的LFSR，能夠在較低測試面積和存儲開銷的情況下生成測試模式；低功耗路由結構負責將測試模式轉換為低功耗的測試模式；核間互連結構則能很好地完成各個內核的并行或串行測試。

圖3 本文方案的總體測試結構Fig.3 Overall test structure of proposed scheme

2.2 3D-LFSR結構

重構后的3D-LFSR 如圖4 所示，每層的測試模式生成器包括可更換多項式的LFSR、解碼邏輯、控制重構的多路復用器和多路分配器。多項式的更換是通過與門更改LFSR 的抽頭位置（tap locations），與門的選擇需綜合考慮測試面積。多重多項式的LFSR 能夠提高測試集編碼的成功率。但在三維堆疊集成電路中，若綁定后的LFSR 形成了更大的待測試電路，此時單層的測試模式生成器無法滿足測試需求；若在單層設計更大的測試模式生成器，在非綁定后測試階段，測試資源會被閑置。本文提出綁定后重構LFSR 以解決該問題。

圖4 3D-LFSR結構Fig.4 3D-LFSR structure

各層獨立的LFSR 通過層間TSV 連接，然后通過附加的多路選擇器和多路分配器選擇性地決定是否連接LFSR，以組成一個更大的LFSR。本文構建的是三層的3D SIC。當對整體測試時，各層的LFSR 會連接起來。第二層的LFSR 通過使用多路復用器對連接后的LFSR 進行拆分，最終形成兩個LFSR：主LFSR 用于生成待測電路所需的測試模式，次LFSR則用于輔助最終生成低功耗測試模式。LFSR 的拆分點根據測試集能夠求得的種子的最小級數來拆分。

綁定前測試：測試模式被編碼成由一個多項式標識符、1-2 多路分配器的控制信號以及各自多項式的種子組成的輸入模式。本文將編碼后的數據仍然統稱為種子。在測試模式下，建立與多項式標識符、控制信號的反饋鏈路，將種子加載到LFSR 中，經過移位轉換后，生成與原有種子相容的測試模式，最后通過低功耗路由模塊加載到掃描鏈中。

綁定后測試：綁定后形成了一個更大的功能電路，如果進行總體結構測試，所需的LFSR 的級數更大，此時通過控制1-2 多路分配器和2-1 多路選擇器的輸出端，連接相鄰層的LFSR，以形成一個更大的LFSR。通過更換多項式，進行重新編碼。

2.3 低功耗路由結構

LFSR 作為測試模式生成器，能夠很好地對測試模式進行編碼壓縮，但生成的二進制測試序列具有偽隨機性，在測試模式下會產生高跳變活動，從而增加功耗。由于三維堆疊集成電路結構的復雜性，這個問題變得更為突出。如圖5 所示，本文設計了低功耗路由模塊來降低測試功耗。

圖5 低功耗路由結構Fig.5 Low-power routing structure

將主LFSR 和次LFSR 生成的測試模式經過與門和或門電路，生成低功耗的測試模式后再路由到待測內核的掃描鏈中。具體原理如下：如圖6（a）所示，原始測試集（OV）是帶有無關位的測試集，測試集中0 和1 表示確定位，x為無關位。對于測試模式中的無關位，如果能夠全部為0 或1，移位功耗會達到最低。OV在不經過任何處理的情況下由主LFSR 生成不帶無關位的測試集（OVG），對應圖6（b）。OV轉換后的測試集（MV）由次LFSR 生成，對應圖6（c）。將OV和MV經由主LFSR 產生的不帶x位的測試集（OVG，MVG）中對應的測試模式進行與/或運算，生成最終送入掃描鏈中的低功耗測試集（FVG），對應圖6（d）。

圖6 低功耗處理過程中產生的測試集Fig.6 Test sets generated during low-power processing

式（1）中k為測試模式的確定位中數目更大的一方；OVi是OV中的第i條測試模式；count0(OVi)是OV中第i條測試模式中確定位0 的數目；count1(OVi)是OV中第i條測試模式中確定位1 的數目。

式（2）中MVij是測試集MV的第i條測試模式中第j位的值；OVij是原始測試集OV的第i條測試模式中第j位的值；x是無關位為對k取非。OV根據式（2）后得到MV'：

式（3）對MV'進行無關位填充得到MV。對于LFSR 重播種，LFSR 級數的設定不小于Smax+4 時（Smax為測試集中最大確定位數目），LFSR 不能成功編碼的幾率小于10-6［16］。進行無關位填充后，若確定位的數目大于測試集中最大確定位數目，會導致LFSR 級數增加以及種子的長度增加，即增加一定的面積開銷和測試數據存儲量。因此需要權衡存儲量和移位功耗，本文提出填充無關位后確定位的數目不大于原始測試集中的測試模式的最大確定位數目，在不增加面積開銷的前提下，仍可通過編程來調控存儲量和移位功耗，保證了方案的靈活性。

式（4）中OVG、ijMVGij是OV和MV的i條測試模式中第j位的值，為了使最終送入掃描鏈的測試模式的跳變數更低，將它們與測試集MV中第i條測試模式按位進行與運算，反之進行或運算，通過式（4）生成所需的低功耗測試集FVG。

2.4 核間互連結構

在多核的3D SIC 中，除了考慮同一層中內核之間的連接，還要考慮不同層的內核之間的連接。如何使用一組接口訪問多層芯片并且能有效地輸入和輸出測試數據，針對這個問題，提出了IEEE P1838 標準［15］。結合該標準，本文的內核間的互連結構如圖7 所示，虛線框中是綁定后形成的更大的待測試電路。IEEE P1838 的標準結構支持串行和并行兩種傳輸方式。串行測試為了節省測試帶寬，串聯所有IP 核，將測試數據依次輸入各個內核，它的缺點是一次只能測一個內核，其他的內核則處于旁路狀態。并行測試能夠同時測試所有內核以節省測試時間，但缺點是測試帶寬較大。

圖7 內核間的互連結構Fig.7 Interconnection structure between cores

如果在層內采用并行測試，根據IEEE Std P1838 的控制邏輯，通過旁路寄存器將測試模式并行送入掃描鏈中；如果層與層之間的內核間符合并行的測試模式，通過IEEE Std P1838 標準提供的層間掃描端口，將測試模式并行送到其他層。并行測試需要滿足測試帶寬和測試功耗的約束。對于內核間的串行測試，IEEE Std P1838 標準提供了層間和層內的串行接口，使兩內核間的掃描鏈合并為一條以實現串行測試。在整個測試過程中，只采用串行測試會大幅度增加測試時間；只采用并行測試，內核所用的測試模式也無法滿足帶寬和功耗的需求，采用多通道則會增加帶寬。串行和并行混合的測試方法將層間的MOS 管作為開關電路用于控制數據傳輸，能很好地均衡以上問題。在本文方案中，串行和并行的選擇根據測試數據壓縮算法來定，能夠合并的測試模式采用并行測試方法，否則采用串行的測試方法。

2.5 整體的信號控制

結合圖3 來看，每層用2 位的控制信號控制數據的輸入輸出選擇，第二層還需附加1 位對低功耗模塊的控制。對于1-2 多路分配器，控制信號為0 表示數據需要經過低功耗模塊，即此時的數據滿足了低功耗測試生成所需的基本條件，可通過低功耗模塊降低移位功耗；控制信號為1 表示數據不經過低功耗模塊直接到達后面的2-1 多路選擇器。對于靠近掃描鏈的2-1 多路選擇器，控制信號為0 表示將經過低功耗模塊的數據輸入掃描鏈；控制信號為1 表示將未經過低功耗模塊的數據輸入掃描鏈，也可以表示為不輸入數據到當前層的掃描鏈中，這取決于當前層的LFSR 是否輸出了測試數據。

總體的控制信號主要分為00、01、10 和11?？刂菩盘?0表示測試數據需要經過低功耗模塊后傳輸到所屬層的掃描鏈；控制信號01 表示測試數據經過低功耗模塊但不傳輸到所屬層的掃描鏈?？刂菩盘?1 和10 發生的情況為：當前測試數據所覆蓋的為多層邏輯待測電路時，不屬于當前待測電路層的LFSR 模塊作為次LFSR，控制信號設置為01；當三層待測電路的測試模式相容且滿足測試模式生成的條件時，若僅需兩層的測試模式便能達到所設的閾值，則無需使用另一層的LFSR 模塊，測試控制信號設置為10。

該結構適用于三種測試模式的測試成本優化：綁定前、綁定中和綁定后測試。在綁定前測試只需把控制信號設置為11，此時的測試邏輯電路與常規的基于LFSR 測試電路相同，由LFSR 輸出的測試模式直接輸入掃描鏈。對于當前層有多個內核的情況，掃描鏈中相容的測試數據可以并行測試，以減少測試時間。

綁定中和綁定后測試模式的實現過程基本一致。每層邏輯電路在堆疊后存在兩種情況：1）若當前層的測試數據不與其他層的測試數據相容且不滿足低功耗測試模式的生成條件，當前層進行單獨測試，在不超過測試功率閾值的前提下，多層可以并發測試，減少了測試時間；2）當前層的測試模式與其他層的測試模式相容且滿足低功耗測試模式的生成條件，多層LFSR 并行輸出測試模式到低功耗模塊中，然后并行輸出到對應的測試掃描鏈中。

3 測試流程

三維芯片測試包含三種測試模式［8］：綁定前、綁定中和綁定后測試。三維芯片的輸入輸出引腳在最上層或最底層。本文中三維芯片的所有輸入輸出口均位于芯片底層，綁定后的測試模式均從底層向上傳輸，測試流程如圖8 所示。

圖8 本文方案的測試流程Fig.8 Testing process of proposed scheme

測試相容定義：如果兩個測試模式對應位置的確定位相同或者其中一方為無關位，則這兩條測試模式相容。例如兩條測試模式V0=(a0，a1，…，am-1)，V1=(b0，b1，…，bm-1)，如果測試模式V0中的任何位置i(0 ≤i≤m-1)的值ai是0 或1，在測試模式V1的對應位置bi是相同值或無關位，則稱測試模式V0和V1相容。

綁定前測試階段：根據測試數據相容壓縮原理，對同一層的所有內核進行測試集相容壓縮，設置相應的路由控制信號，實現對同一層內的多個內核同時測試，以降低測試時間。對相容壓縮后形成的更大的測試集進行低功耗處理，再進行LFSR 編碼，填充種子，進行綁定前測試。

綁定后測試階段：將綁定前各層經過處理后的測試集進行相容測試壓縮，設置相應的路由控制信號，實現對多層的多個內核同時測試，以降低測試時間。對相容壓縮后形成的更大的測試集進行低功耗處理，再進行3D-LFSR 編碼，填充種子，進行綁定后測試。

無論是綁定前還是綁定后測試，LFSR 的級數不僅需要滿足綁定前的測試，也需要滿足綁定后的測試。具體的級數在測試前根據測試集編碼種子后再設置。

4 實驗與結果分析

為了驗證本文方案的有效性，采用ISCAS’89 基準電路作為實驗電路。采用的數據集為ATPG（Automatic Test Pattern Generation）工具生成的測試集。與3D-LFSR 結構進行對比的測試結構來自文獻［17-18］。文獻［17］對雙LFSR測試結構進行優化，以降低測試功耗。文獻［18］提出一種多模塊連接的LFSR 測試結構Parallel-LFSR 以降低種子存儲量和硬件開銷。本文將文獻［17-18］中的LFSR 測試結構在本文方案中的三維堆疊IC 結構上進行實驗，與3D-LFSR 結構進行對比。三維堆疊集成電路設置為三層，具體設置如表1所示。測試成本的組成主要有：測試數據壓縮、測試功耗、測試時間以及測試結構面積開銷。

表1 實驗電路參數Tab.1 Experimental circuit parameters

測試數據壓縮結果如表2 所示，主要由測試數據二進制位數、測試數據存儲量以及測試數據壓縮率組成。相較于Parallel-LFSR，3D-LFSR 的平均測試數據存儲量增加了15.14%，平均測試數據壓縮率降低了1.09%。造成測試數據量增加以及測試數據壓縮率降低的主要原因是3D-LFSR中加入了低功耗路由模塊，增加了較多的控制信號。相較于雙LFSR，3D-LFSR 的平均測試數據存儲量降低40.19%，平均測試數據壓縮率提升了6.00%?？梢钥闯?，相較于雙LFSR，3D-LFSR 的測試數據壓縮效果明顯。

表2 測試數據壓縮實驗結果Tab.2 Experiment results of test data compression

對于測試功耗，本文主要針對測試過程中的移位功耗。文獻［19］提出用測試模式在掃描單元中的翻轉次數度量移位功耗，稱為加權跳變度量（Weighted Transition Metric，WTM）。設Vi=(bi1，bi2，…，bil)是移入掃描鏈的第i條測試模式，WTM 定義如下：

有N條測試模式的測試集的峰值功耗如下：

平均移入功耗如式（7）所示：

在測試集處理階段，在不增加面積開銷的前提下，無關位的填充能夠影響測試數據存儲量和測試功耗。表3 是測試集處理中是否進行無關位填充的測試數據結果。本文的無關位填充指在不增加LFSR 級數的情況下進行最大限度的填充?？梢钥吹?，填充后的平均測試數據存儲量相較于未填充的平均測試數據存儲量增加了11.49%。填充后的平均WTM 相較于未填充降低了35.00%。實驗結果表明，在增加少量測試數據存儲量的情況下，相較于不填充無關位，無關位填充對測試功耗的改善更明顯，本文在與其他結構的實驗對比中，采用了填充無關位后的測試數據。

表3 無關位填充與未填充的對比結果Tab.3 Comparison results of filled and unfilled irrelevant bits

測試功耗結果如表4 所示。3D-LFSR 的WTM 和平均功耗均低于對比的測試結構。相較于Parallel-LFSR 和雙LFSR，3D-LFSR 的平均WTM 分別降低了51.90%和35.11%；平均功耗分別降低了55.16%和39.60%。3D-LFSR 的峰值功耗略高于雙LFSR，而峰值功耗只要滿足低于電路可接受閾值即可。實驗結果表明，3D-LFSR 結構在降低測試功耗上效果明顯。

表4 測試功耗實驗結果Tab.4 Experimental results of test power consumption

本文使用45 nm 標準庫計算面積開銷，通過計算測試模式在掃描鏈中的周期數以得到測試時間。本文中的面積開銷只考慮測試結構的開銷，不考慮待測試電路以及核間標準結構的面積開銷。如表5 所示，相較于Parallel-LFSR 和雙LFSR，3D-LFSR 的平均測試面積分別下降了2.07% 和21.31%。實驗結果表明，重構后的3D-LFSR 結構在降低測試面積開銷上效果明顯。測試時間的對比主要針對混合測試和串行測試，為了不增加額外的測試帶寬，并不涉及完全并行測試的對比，在不增加的帶寬的前提下采用串行和并行的混合測試模式。實驗結果表明，相較于串行測試，混合測試下的測試時間更短，平均測試時間減小了20.49%。

表5 測試面積與測試時間開銷Tab.5 Test area and test time overhead

表6 是測試結構是否復用重構的對比結果。實驗結果表明，相較于未重構，復用重構后的平均面積開銷降低了10.89%。為進一步降低測試功耗，復用重構后的測試結構中包括了低功耗路由模塊。復用重構后的平均功耗開銷相較于未重構后降低了55.01%。

表6 重構與未重構的實驗結果對比Tab.6 Comparison of experimental results of reconstructed and unreconstructed structures

5 結語

針對目前三維堆疊集成電路測試中測試成本較高的問題，本文考慮測試成本中的測試資源、測試功耗以及測試時間，提出了一種低成本三維堆疊集成電路測試方案。測試方案中基于LFSR 設計了一種能夠較好地適用于三維堆疊集成電路測試的3D-LFSR 測試結構，該結構在綁定后測試階段能夠充分復用綁定前的測試資源，降低了測試資源開銷。此外，在測試結構中加入低功耗模塊，并結合串行和并行測試的混合測試方法，在僅增加少量測試面積開銷的前提下，降低了測試功耗和測試時間。實驗結果表明，本文方案能夠有效地降低測試成本。未來的工作中，將結合三維堆疊集成電路中的TSV 測試開展進一步研究。