一種可擴充超寬帶數字接收機的設計與實現

向波 王冰 朱文松

（中國電子科技集團公司第三十八研究所 安徽省合肥市 230088）

雷達陣列技術經歷了無源陣列、有源陣列到數字陣列，目前數字陣列技術代表了相控陣雷達的最新發展水平。然而，當前數字陣列動輒上千個陣列單元在重量、體積、功耗、成本上給整機裝備帶來不小的成本壓力[1]。通過可擴充設計，基于數字陣列雷達靈活的處理能力和良好的抗干擾性能，數字陣列雷達將具備良好的升級和拓展優勢，從而滿足雷達、通訊、偵查、對抗、識別等多樣化任務需求。

隨著雷達處理能力越來越強，任務需求越來越多樣化，超寬帶成為數字陣列雷達的重要發展趨勢[2]。在超寬帶雷達設計中，傳統的磚塊式集成形態將導致系統占用空間、重量等指標居高不下，集成度和可擴充性較差[3]。將射頻前端以SiP 形式進行片式集成，數字采集和頻率源采用子板形式以刀片式進行集成，前端和后端盲配連接，使接收機在天線包絡之內，從而形成可擴充能力。該設計兼顧了小型化可擴充和高性能與易實現、高可靠等優勢。

1 硬件設計

可擴充超寬帶數字接收機包括接收模擬SiP、超寬帶數字采集、頻率源和結構。如圖1 所示。接收模擬SiP 完成多通道寬帶信號低噪聲放大、變頻和濾波功能。超寬帶數字采集實現中頻信號的數字化、數字下變頻等功能。頻率源完成系統所需時鐘的產生、分配等。結構完成各個模塊的集成，將16 通道接收機集成在4×4 天線陣列的包絡內，如圖2 所示。

圖1：可擴充超寬帶接收機組成框圖

圖2：可擴充超寬帶接收機集成示意圖

1.1 模擬接收SiP

模擬接收sip 以四通道為基本單元，采用毫米波變頻方案[4]，將輸入的2-18GHz 信號，經過限幅器、低噪放、預選開關濾波器組、數控衰減器、多功能芯片，一次變頻至22.5±0.5GHz，再經帶通濾波、二次變頻、增益放大、開關濾波器組，輸出中頻信號1.8GHz，帶寬1GHz、400MHz 可選。原理框圖如圖3 所示。

圖3：模擬接收SiP 功能框圖

模擬接收SiP 采用硅基多層集成設計，通過電磁設計優化，內部集成4 個寬帶接收通道、2 對本振信號放大功分網絡和1 套電源饋電串口接口變換，實現在一個硅基封裝內超寬帶射頻接收變頻功能。然后將4 套模擬接收SiP集成在56×56mm的PCB板上，與其他模塊互連。

1.2 超寬帶數字采集

數字接收分系統以FPGA 和ADC 為核心，設計FPGA 處理子板與ADC 采集子板，兩塊子板采用板級疊層的方式，實現八通道的數字化接收機。FPGA 子板包括：高性能FPGA、時鐘扇出、多路發送光模塊、DC-DC 等。ADC 子板包括：匹配電路、超高速ADC、時鐘管理、LDO 等。由子板疊層構成的8 通道超寬帶采集板主要完成以下幾種功能：①通過ADC 完成中頻信號的數字化；②通過TTL 完成射頻前端控制。③通過GTH 完成系統參數接收及IQ 數據上傳。如圖4 所示。

圖4：超寬帶數字采集功能框圖

為了無失真的完成瞬時帶寬為1GHz的中頻數字化，ADC 的采樣率至少大于2GHz，考慮到濾波器設計以及最優化FPGA 資源，采樣率選取2.4GHz?？紤]到多通道同步采集需求，選用JESD204B 接口的ADC 器件[5]。數字處理以及打包需要FPGA 具有足夠的DSP 資源和足夠的GTH 高速接口，以保證大容量數據的實時處理和傳輸。時鐘管理模塊實現時鐘產生和扇出功能。電源管理模塊采用DC-DC 與LDO 電源級聯結構，為器件提供高質量電源輸入。

1.3 頻率源

頻率源提供模擬接收SiP 所需的超低相噪本振和超寬帶數字采集所需的低抖動ADC 采樣時鐘和FPGA 基準時鐘[6]。頻率源通過直接和間接頻率合成兩種方法產生以上時鐘。選取100MHz 恒溫鎖相晶振作為系統基準，所需的10MHz 和2.4GHz 時鐘直接合成產生，以獲得較好的相位噪聲；本振采用間接合成產生，以減少設備量，簡化電路。原理如圖5 所示。頻率源采用SiP 集成方式，實現高性能、小尺寸、輕重量的設計。

圖5：頻率合成原理框圖

1.4 結構

結構實現16 通道超寬帶數字接收機各分立模塊的組裝，包括射頻前端的片式集成，后端超寬帶數字采集、頻率源的刀片式集成，以及兩個模塊間的接口盲配，并在片式和刀片式結構中嵌入散熱冷板，實現整個超寬帶數字接收機的結構固定，信號、電源的互連。

模擬接收SiP 采用瓦片式堆疊進行集成，一次變頻采用螺釘緊固在第一層金屬框架板上，正面采用射頻連接器與天線陣子連接；背面通過彈性連接器與二次變頻基板連接，二次變頻基板與第二層金屬板緊固；第三層金屬板與變頻基板彈性接觸，中間通過轉接kk 與電源板背面盲配連接，電源板正面射頻與低頻接口，通過盲配形式與后端數字模塊實現電連接。結構設計保證了該接收機可按照陣列規模進行拓展，增加了模塊的靈活性和可升級性。

2 FPGA軟件設計

FPGA 用于實現超寬帶數字接收機的數字化接收、數據預處理和高速數據傳輸。數字化信號通過與1.8GHz數字本振進行混頻，獲到正交的零中頻信號。為了適應數字信號處理端的數據率要求，采用2 級2 倍抽取將高達2.4Gsps 的數據率降至600Msps，相應的信號帶寬由1000MHz 將至400MHz。如圖6 是FPGA 軟件實現框圖。

圖6：FPGA 軟件實現框圖

第一級抽取采用半帶濾波器，以節省FPGA 乘法器資源，并降低功耗；第二級采用相位線性度較好的FIR濾波器，將第一級未濾掉的高頻成分濾除干凈。抽取出的IQ 基帶數據進行打包后，通過光纖傳輸至后端。

3 測試結果

基于上述系統架構，設計出可擴充2-18GHz 超寬帶數字接收機樣機。接收機的動態范圍是其關鍵指標，測試結果如表1 所示。測試頻點覆蓋接收信號帶寬的上下邊界點。相比于ADC 芯片標稱的SNR=59.7@1800MHz，SFDR=73dBFS@1800MHz 數據。本系統測試結果具有一定的差距，原因可能是該可擴充超寬帶數字接收機具有一定程度的小型化特征，濾波電路設計也需要優化。

表1：1.3G～2.3GHz 范圍不同頻點采集數據的SNR、ENOB、SFDR 結果

4 結語

超寬帶數字接收機是當前電子裝備向射頻數字化前置、超大規模、多功能一體化等趨勢發展的重點研究對象。對常規寬帶數字接收機進行可擴充設計，可以提升接收機模塊的靈活性、可拓展性、可升級性，并在一定程度上減小體積、重量和成本。文中介紹的可擴充的2-18GHz 超寬帶數字接收機樣機，實現了瞬時帶寬1GHz 的寬帶接收，在集成方式上采用了片式+刀片式結合方式，實現了接收機可按照陣列規?？蓴U充，同時接收機的動態范圍能夠滿足工程應用的要求。