一種基于CLASS-AB 類運放的無片外電容LDO 設計*

崔明輝，王 星，李 娜，相立峰，張國賢

（1.中國電子科技集團公司第五十八研究所，江蘇 無錫 214035；2.江南大學 物聯網工程學院，江蘇 無錫 214122）

0 引言

在電源管理單元中，LDO 能為系統提供穩定的供電電壓，其特點是噪聲低、結構簡單，且具有良好的快速瞬態響應能力，在工業級和消費級的電子設備中具有廣泛的應用[1]。通常，應用在不同場景的LDO 對各自性能指標有著不同的側重，而本文設計的無片外電容LDO 是應用在以太網芯片內部鎖相環PLL（Phase Locked Loop）供電，因此LDO 的穩定性和快速瞬態響應對PLL尤為關鍵。但是，無片外電容結構的LDO 具有更大設計的難點。主要是因為負載發生跳變時，LDO 輸出的過沖電壓會顯著變化，進而導致輸出穩定恢復時間較慢以及輸出過沖較大。同時，無片外電容的LDO 需要在空載以及滿載的條件下都滿足LDO 整體的環路穩定性能。因此，如何提高無片外電容LDO 的負載響應與不同負載條件下的環路穩定性成為LDO 研究的熱點和難點。

面對上述技術難點，國內外學者也展開了研究和討論。文獻[2] 提出了一種低輸入電壓的快速瞬態響應片上LDO，采用EA 后級和大抽灌電流能力的STCB 結構，加入了高通耦合結構，實現了低輸入電壓和全負載范圍下的快速瞬態響應，但其性能改善效果并不顯著。文獻[3-4]采用增強型AB 源極跟隨器作為誤差放大器和功率管之間的緩沖器，保證了LDO 的環路穩定性，但源極跟隨器的放電能力較弱，使得此LDO 瞬態響應能力較差。而本文設計的LDO 結構，使用交叉耦合差分輸入對作為第一級輸入，第二級采用推挽輸出的CLASS-AB運放結構作為EA 誤差放大器，并疊加動態偏置電路，調節EA 內部跟隨負載跳變時所需的偏置電流。在環路中，引入限幅電路大幅改善了LDO 的瞬態響應能力和過沖。通過調節EA 內部管子參數，將主極點設置在EA內部，并借動態偏置電路引入的左半平面零點，抵消內部極點，增加LDO 的環路帶寬，且無需要額外的彌勒補償，有效提高了LDO 的瞬態響應速度。

1 無片外電容LDO 結構及其原理

無片外電容的LDO 由于沒有大電容存儲電荷，在負載跳變時調整管的柵端電壓需要快速做出響應。且在LDO 中調整管MNP 的尺寸很大，對應的柵端寄生電容較大，柵極電壓調整往往受限于環路帶寬和上一級輸出端的壓擺率，因此無片外電容的LDO 比含片外電容LDO 負載瞬態響應特性差。

本文提出的無片外電容的LDO 結構如圖1 所示，該結構主要包括五個部分：帶隙基準電路、誤差放大器、動態偏置電路、電容C1和限幅調節構成的過沖檢測電路以及MNP 功率管和R1與R2構成的電阻反饋網絡。該電路在高擺率的CLASS-AB 類運放的基礎上，增加了動態偏置電路，提高了LDO 在負載跳變時對應EA 的擺率，增大了整體環路帶寬，從而有效改善了LDO 的瞬態性能。此外，該結構中的過沖檢測電路能根據電容耦合輸出的變化，改變對功率管柵極充放電的能力，進一步提高瞬態響應。

圖1 無片外電容瞬態響應的LDO 拓撲結構

2 基于CLASS-AB 運放的LDO 結構

2.1 CLASS-AB 運放結構

在傳統的CLASS-A 類運放設計中，功率管柵極轉換速率與運算放大器偏置電流成正比，因此為獲得更快的瞬態響應運放就必須加上更大的偏置電流。同時EA 在最小負載電流的工作情況下，次極點在單位增益帶寬內部，這會導致LDO 的環路穩定性下降。從而，只能通過在電路中添加額外的彌勒補償電容分離次級點，來改善環路穩定性能[5]。為了節省彌勒補償電容帶來的面積消耗，且保證LDO 的性能，本設計選用高擺率輸出的CLASS-AB 運放作為LDO 的誤差放大器，其結構如圖2所示。MN1～MN4 為CLASS-AB 運放的輸入對管，MP5和MP6 為動態偏置管。MP9～MP12、MN13～MN14 構成推挽輸出級對調整管柵極電容充放電。MN1～MN4 輸入對管和MP9～MP10 負載構成誤差放大器的第一級，其中MP5 與MP6 作為動態電流鏡負載。MP11～MP12 與MN13～MN14 管構成誤差放大器的第二級，可將第一級輸出的動態電流通過電流鏡進行比例放大，從而誤差放大器輸出自適應的動態電流，并具有較大的擺幅和電壓擺率[6-7]。

圖2 高擺率CLASS-AB 類運放電路圖

2.2 動態偏置電路

此動態偏置調節電路的主要功能是產生與負載跳變所匹配的動態偏置電壓，使CLASS-AB 運放內部產生自適應穩態的動態偏置電流，且自適應穩態偏置電流模塊的輸出電流與負載成正相關[8]。設計的動態偏置調節結構如圖3 所示，MN1～MN5，MP9～MP10 構成電流鏡結構。MN6～MN7，MP11～MP13 為動態檢測電路，其中MN6～MN7 為動態檢測管，MN6 的柵極連接功率管MNP 的柵極輸出。MN8 為偏置管提高負載阻抗，減小電源干擾。MN9 和MP12 管為啟動電路，分別在上電瞬間，完成使能建立。共源級放大器MN7 輸入管通過檢測功率管的柵極電壓VDRIVE，其輸出連接到MP11 的柵極VADP。偏置電壓VADP通過內部電流鏡輸出到圖2 中的EA 內部動態偏置管MP5 和MP6。當輸出負載突然變大時，LDO 為快速調整輸出，需要對功率管進行快速充電，因此圖2 中功率管MN15 柵極會快速充電使得VDRIVE調高，穩定LDO 輸出電壓[9]。當VDRIVE調高時使得圖3 中MN7 的柵極也跟隨抬高，共源級放大器MN7 管的輸出VADP拉低，即MP11 的柵極拉低。使得LDO 中EA 內部動態偏置電流增大，對應EA 誤差放大器的擺率提高，完成對功率管的柵極快速充電。因此動態偏置電路在負載變化時，可以快速調整EA 的擺率，完成快速瞬態響應。

圖3 動態偏置調節電路

2.3 上下過沖檢測電路

圖4 所示為過沖檢測電路。其工作原理如下：當負載電流輕載跳變到重載時，由于環路不能快速響應，LDO 輸出下沖尖峰電壓，圖2 中對應的MN13與MN14管子產生VPULL下沖電壓，MP9與MP12管子產生VPUSH下沖電壓[8]。由于MC5柵極和源極連接一起，因此管子一直關閉，只能產生漏電流。MC5源端與MC4管相連，同時為MC3 提供偏置電壓。靜態時保證MC3不工作，當發生下過沖電壓的時候，電容C1耦合VPUSH所產生的下沖電壓到MC4的柵極。MC4偏置電位設置在閾值電壓附近，此時MC4處于更深的截止區，MC3的柵極電壓不會變化。與MC4管相似，MC7的偏置電位同樣被設置在閾值電壓附近,保證靜態時MC8不工作。當拉低的VPULL過沖，經過電容C2耦合到MC7的柵極，此時MC7的下拉電流會增加，經過電流鏡MC8的電流會同時增加，對應的MC1柵極會被抬高，經過共源級MC2輸出VADP電壓輸出減小，因此EA 內部電流增加，輸出擺率大幅提高，使LDO 的下沖電壓減小并快速恢復到穩定值[10-12]。在負載電流由重載跳變到輕載時，LDO 輸出上尖峰電壓，其工作原理同上。

圖4 過沖檢測電路

3 LDO 電路的小信號環路分析

該片上集成LDO 小信號等效電路如圖5 所示，其中gma為第一級CLASS-AB 類運放的輸入級等效跨導，ROA為第一級的輸出阻抗,其值等于MN1和MP9的并聯等效阻抗。COA為第一級輸出節點等效電容。gmb為推挽輸出級MP12的等效跨導，ROB為第二級的輸出阻抗,其值等于輸出的MP12和MN14的并聯等效阻抗。gmc為動態偏置調節電路的等效跨導，COC為EA 內部等效動態偏置管的等效輸入電容，ROC為壓控輸入電容輸出的等效節點阻抗。COB為第二級為輸出節點等效電容，gmp為NMOS 功率管的輸出跨導，COD為輸出的等效節點電容，ROD對應等效節點阻抗。該LDO 主環路開環傳輸函數為：

圖5 無片外電容LDO 的小信號等效電路

因為動態偏置電路的引入左半平面零點且在帶寬內部，因此該零點會擴展帶寬，達到改善LDO 環路穩定性，同時加快環路響應速度。該電路左半平面零點對應表達式為：

電路極點p3距離環路帶寬較遠，這里可以忽略。式（4）和式（5）中rout可表示為：

4 仿真結果

設計的LDO 基于65 nm CMOS 工藝仿真設計，使用Cadence Spectre 軟件進行仿真驗證。LDO 的輸入電壓VDD 范圍為2.3～2.8 V，輸出電壓為1.2 V，負載電流的范圍為0～50 mA，片上負載電容為0～50 pF。

圖6 為LDO 在不同PVT 下的輸出瞬態仿真結果。當輸出負載電容分別設置為0、10 pF 和50 pF 時，對應TT、SS、FF 工藝角下，LDO 輸出瞬態電壓均穩定，滿足設計條件。

圖6 不同PVT 下的瞬態輸出

圖7 和圖8 為LDO 輸出電壓跟隨負載電流變化的仿真結果，分別給出了加入動態偏置電路和過沖檢測電路前后的結果對比分析。當負載從10 μA 跳變到50 mA時，跳變時間為500 ns。改進前LDO 的輸出最大下沖電壓為170 mV，恢復時間為720 ns。改進后輸出最大下沖電壓為58 mV，恢復時間為700 ns，如圖7 所示。在圖8中，當負載從50 mA 跳變到10 μA 時，跳變時間為500 ns，改進之后LDO 輸出端產生的上沖電壓為15 mV，輸出恢復時間約為800 ns。相比改進之前恢復時間1.4 μs和上沖電壓38 mV，改進之后有明顯的優勢。

圖7 LDO 負載10 μA～50 mA 變化時產生下沖對比

圖8 LDO 負載50 mA～10 μA 變化時產生上沖對比

圖9 為LDO 在不同負載下的增益和相位裕度曲線仿真結果?？梢钥闯鯨DO 電路的低頻增益在10 μA 時為63 dB，相位裕度為45°，且環路帶寬為6.5 MHz。帶載為10 μA～50 mA 時候，環路穩定。在最大負載50 mA條件下，對應的低頻增益為27 dB，相位裕度為60°，環路帶寬最高為14 MHz。因為該電路的主極點設置在內部，同時采用NMOS 功率管，LDO 輸出對應低阻抗節點，所以LDO 在10 μA 的時候環路相位裕度最差，對應環路相位裕度為45°，滿足環路穩定性的設計要求。綜上所述，設計的LDO 滿足正常的應用需求。

圖9 LDO 環路穩定性分析

表1 列出本文與部分文獻的LDO 參數對比結果?？梢钥闯?，本文LDO 的瞬態響應時間、過沖電壓、下沖電壓、環路穩定性和環路帶寬等參數具有一定的優勢。

表1 LDO 性能參數比較

5 結論

設計采用65 nm CMOS 工藝實現了一種基于CLASS-AB 運放的無片外電容LDO 電路。采用CLASSAB 運放結構的EA 誤差放大器，并疊加動態偏置電路，以調節EA 內部跟隨負載跳變時所需的偏置電流，進而提高LDO 電路的瞬態響應。同時電路引入限幅電路模塊大幅改善了LDO 的過沖。通過仿真，設計的LDO 在不同PVT 組合下輸出穩定，改進后的LDO 電路對比改進之前的電路其瞬態響應具有明顯的改善和優勢。