基于FPGA 的數字掃頻系統SOC設計與驗證

邵志成,彭文慧,肖揚騰,王璐,張海鵬

(上饒師范學院物理與電子信息學院/江西省電動汽車部件智能化工程技術研究中心,江西 上饒 334001)

數字掃頻系統可以廣泛應用于為數值邏輯電路提供電源和時鐘源,也可為數字系統和數?；旌舷到y〔包括基于RTD(共振隧穿器件)的MVL(多值邏輯)電路與系統〕提供時鐘源或者脈沖信號源,可用于變頻調速、數字ICs(集成電路)能耗管理、數字ICs動態特性測試、檢測電池性能、動態掃描驅動數字化顯示終端、動態掃描驅動LD/LED 發光裝置、同步與調速數字化傳感、數據傳輸,還可以為LTE通信系統清頻降噪,為電子、通信、計算機系統測試提供激勵源[1－7]。與傳統掃頻儀專用于測量模擬電路的頻率特性相比[4－6],數字掃頻系統的應用范圍大大拓寬。傳統的數字掃頻儀大多采用MCU(微控制器)、PLL(鎖相環)與DDS(直接數字頻率合成器)技術相結合,實現數字信號控制變頻正弦波輸出[3,4,6]。

與傳統數字掃頻儀相比,本文中所闡述的數字掃頻系統設計在功能上存在本質的區別,所實現的功能為手動/自動離散數字掃頻方波脈沖輸出。因此,在硬件結構實現上,數字掃頻系統設計無需MCU 和DDS,只需含有片內PLL宏模塊配置的FPGA(現場可編程門陳列)器件,具有結構簡單、成本低、小型化、輕量化和嵌入式等特點。

1 數字掃頻系統總體要求

本數字掃頻系統設計的主要目的有:首先,為基于GaN 基RTD 的MVL電路提供工作和測試用調頻脈沖電源和時鐘信號源;其次,提供兼顧工業產品缺陷超聲與兆聲檢測應用的可調頻數字脈沖信號源,如光學鏡片或半導體晶片的微小瑕疵檢測等;再次,促進數字ICs與系統設計專業人才培養,提升產業工程技術人員的科技創新能力。

1.1 數字掃頻系統功能要求

要求所設計的數字掃頻系統SOC(System On a Chip)能夠實現對200MHz、100MHz、80MHz、40MHz、20MHz、10MHz、8 MHz、4 MHz、2 MHz、1MHz、800k Hz、400k Hz、200k Hz、100k Hz、80k Hz和40k Hz等頻點方波脈沖的手動及或自動雙向掃描輸出。

1.2 系統設計約束條件

采用基于僅配置了兩個PLL單元,且受PLL單元可編程倍頻比和分頻比內在約束,僅能夠提供系統設計所需的少量頻點輸出的Cyclone IV E speed 8 EP4CE6E22C8 FPGA 器件的HY－601型FPGA 開發板。該芯片具有92個可編程I/O 口(其中核心驗證版已占用11個,剩余可用81個)、3.3V TTL(晶體管晶體管邏輯)I/O 電平、5.0V DC 電源供電和可上拉5.0V TTL I/O 電平,板上50MHz時鐘源,支持最高頻率1GHz數字I/O,提供片上互補1GHz數字I/O 引腳。

2 子系統與模塊劃分及接口定義

數字掃頻系統整體功能比較復雜,直接進行邏輯設計比較困難。那么,怎樣才能將復雜的系統設計簡化呢? 這是復雜系統設計的難點所在,解決方法就是采用模塊化設計。具體步驟是:結合設計約束條件,根據要實現的系統總體功能,按照局部功能的相對獨立性和完整性,對整個掃頻系統進行子系統/模塊層次化劃分,并進行接口定義——即確定各個模塊/子系統之間的互連關系。

首先,要在FPGA 芯片中實現比板上石英晶振提供的時鐘頻率更高的頻點,必須依靠PLL 宏模塊倍頻,而單純依靠兩個PLL宏模塊單元級聯不足以實現所有上述頻點數字方波脈沖輸出,想要獲得功能要求的所有輸出頻點,需要進行二進制分頻模組級聯配合。因此,需要利用兩個PLL 宏模塊單元級聯倍頻和分頻產生一級主頻點(800 MHz、80MHz、8 MHz、800k Hz和80k Hz)。每個主頻點需要一個二進制分頻模塊產生對應二級頻點,共需要5個,每個單獨作為一個模塊使用,構成一組,稱為二進制分頻模組。該功能單元可以實現完整的數字倍頻分頻功能,包含兩個宏模塊和一個由5個相同模塊構成的模組,并可劃分為數字倍頻分頻子系統。

其次,要求能夠實現自動/手動兩種掃頻模式,能夠對所產生的16個頻點進行可逆連續掃描選擇。該功能需要自動/手動控制模塊、循環計數掃描模塊和輸出頻點選擇模塊三個模塊有機結合才能實現,可劃分為手動/自動雙向掃描控制子系統。

最后,要求能夠給出所選輸出頻點的頻率值,即實現輸出方波的頻率值測量與輸出,這需要頻率計控制模塊、多位16進制計數器模塊、多位16進制數鎖存器模塊、頻率測量算法模塊等多個模塊有機結合才可實現,并劃分為頻率計子系統。

綜上,數字掃頻系統原理框圖如圖1所示。按照功能相對獨立性和完整性,整個數字掃頻系統劃分為三個子系統,分別為數字倍頻分頻子系統、手動/自動掃描控制子系統和頻率計子系統。

圖1 數字掃頻系統原理框圖

3 子系統/模塊設計與驗證

采用Quartus II進行數字集成系統設計與驗證,在模塊和子系統設計與驗證過程中,要求激勵波形文件名必須與對應模塊/子系統的實體名一致,系統級編譯和仿真才能正常進行。模塊化設計遵循層次化設計規則,要求系統、子系統/模塊層次對應的路徑層次一致。對于當前常用的PC機和筆記本電腦,如果仿真時間設置過長,仿真結果數據量過大,輸出結果圖形化轉化時間過長,就會嚴重影響仿真時效,一般根據當前功能模塊或系統層次的時鐘頻率、輸入信號完整性、輸出結果完整性需求計算仿真時間上限并略留余量,最高一般不超過100μs。在完成每個模塊/子系統驗證且正確無誤后,創建出對應的芯片符號。

解決了復雜系統設計的難點并明確了每個子系統和模塊的邏輯功能后,接下來的重點任務之一是簡便快捷地設計實現各個模塊和子系統。一種較好的方法是:利用馬克思主義的普遍聯系觀點,根據每個模塊和子系統的功能要求,從已有的工作積累中找到邏輯功能本質相近或者相同的功能單元,通過修改原設計令其符合當前設計要求。如果在已有工作積累中沒有找到所需目標,則按照正常的自底向上的數字電路設計方法和步驟,自主設計模塊和構建子系統。

3.1 數字倍頻分頻子系統設計與驗證

數字倍頻分頻子系統設計由兩個PLL 宏模塊單元級聯設計倍頻和分頻模組,產生一級主頻點(800 MHz、80MHz、8 MHz、800k Hz和80k Hz),以及一個由5個4位二進制分頻模塊組成的并行二進制分頻模組。下面分PLL倍頻分頻模組和二進制分頻器模塊兩部分論述。

3.1.1 PLL倍頻分頻模組設計與驗證

PLL倍頻分頻模組采用宏模塊設計方法設計(如圖2所示)。圖2中,兩個PLL 宏模塊分別為pllmd0和pllmd1,ck50M 為開發板上晶振時鐘信號輸入端,reset為復位端,ck800M ～ck80k這5個輸出端依次分別對應上述五個頻點,ck8M 同時作為pllmd1的輸入時鐘信號。在PLL 宏模塊設計過程中,要求每個模塊輸入時鐘頻率的設置必須與實際要求輸入時鐘頻率一致,否則無果。圖3為其仿真驗證結果,由圖3可見,所實現的倍頻分頻功能正確。

圖2 PLL數字倍頻分頻模組原理圖

圖3 PLL數字倍頻分頻模組驗證結果

3.1.2 4 位二進制分頻器模塊設計與驗證

4位二進制分頻器模塊cnt4b的驗證結果如圖4所示,其中,clr為復位控制端,en為使能控制端,clk為時鐘輸入,co為計數溢出輸出,q[3:0]為計數分頻結果輸出。由圖4可見。cnt4b的驗證結果正確。

圖4 4位二進制分頻器模塊驗證結果

3.2 手動/自動雙向掃描控制子系統設計與驗證

手動/自動雙向掃描控制子系統由自動/手動控制模塊、循環計數掃描模塊和輸出頻點選擇模塊三個模塊按邏輯關系互連構成,下面分別論述。

3.2.1 自動/手動掃描切換控制模塊驗證

帶使能控制的自動/手動掃描切換控制模塊automan的功能本質上與數字選擇器的邏輯相同,所需選擇的模式有兩種,故以2選1數據選擇器設計實現,其驗證結果如圖5所示,其中,en為使能信號,a為選擇地址輸入信號,c[1:0]為模式輸入信號,y為輸出信號。由圖5可見,當a＝0時,y輸出模式c0的信號,反之輸出模式c1的信號,結果正確且完整。

圖5 自動/手動掃描切換控制模塊驗證結果

3.2.2 循環計數掃描模塊設計與驗證

雙向掃頻功能與可逆循環計數器功能本質相同,故該模塊采用模16的可逆循環計數器設計實現,其驗證結果如圖6所示,其中,clk為時鐘信號,clr為復位信號,en為使能信號,s為掃描方向控制信號,ld為置數控制信號,data對應d[3:0]為置數輸入數據,q[3:0]為計數輸出信號,co為加計數溢出信號,bb為減計數溢出信號,結果正確且完整。

圖6 可逆循環計數掃描模塊設計與驗證結果

3.2.3 輸出頻點選擇模塊設計與驗證

輸出頻點選擇功能與數據選擇器邏輯功能本質相同,所需選擇頻點數為16個,故16路頻點選擇模塊采用16選1數據選擇器基于廣義譯碼原理和多路選擇分支代碼結構設計實現,其設計與驗證結果如圖7所示,其中,c[15:0]為16路輸入頻點,a[3:0]為選擇地址輸入端,en為使能控制端,y為輸出端。由圖7(b)可見,結果正確且完整。

圖7 輸出頻點選擇模塊設計與驗證結果

3.3 頻率計子系統的設計與驗證

頻率計子系統的功能進一步劃分為頻率計控制信號發生子模塊freqtestctl、8位16進制計數器子模塊hexcnt32、8位16進制鎖存器子模塊reg4x8latch和頻率算法子模塊freqinterpre,按接口定義互連得到其子系統原理圖如圖8所示。

圖8 頻率計子系統原理圖

3.3.1 頻率計控制子模塊

頻率計控制子模塊的主要功能是確定待測數字信號fclk頻率測量的時間長度,并在測量時間開始和結束時進行對應的復位(rst)、使能(en)和置數(ld)控制。這里采用待測信號fclk及其二分頻信號的或邏輯設計實現復位控制,采用待測信號fclk的互補二分頻邏輯設計實現使能和置數控制。

3.3.2 8 位16進制計數器子模塊

8位16 進制計數器子模塊的標準時鐘clk采用器件能夠支持的最高頻率,即F＝1GHz,用于記錄測量時間內標準時鐘周期數n,所以系統能夠測量的頻率上限亦同。這里之所以采用8位16進制計數器子模塊,是因為FPGA 中的數學運算基于二進制邏輯實現,頻率算法子模塊也是如此,這樣可以簡化子系統設計并得到正確測量結果、縮短設計周期和降低子系統功耗等。

3.3.3 8 位鎖存器子模塊

8位鎖存器子模塊用于記錄并保持測量時間結束時8位16進制計數器子模塊的計數輸出結果。8位16進制計數器子模塊和32位鎖存器子模塊采用4位二進制鎖存器模塊Verilog HDL程序代碼擴展位寬設計實現。

3.3.4 頻率算法模塊

頻率算法模塊的標準時鐘clk頻率為1GHz,待測信號頻率的整數部分s和余數部分y與標準時鐘頻率F滿足如下關系:

頻率計子系統的所有子模塊驗證比較冗長,不再贅述,此處直接給出頻率計子系統的系統級驗證結果,如圖9(a)、(b)所示。圖9(a)為校準驗證,待測脈沖信號fclk頻率固定為5MHz,校準測量結果也為5MHz,表明頻率測量功能準確無誤。圖9(b)為隨機頻率待測信號fclk驗證,其中,s輸出為頻率測量值的整數部分,y輸出為頻率測量值的余數部分,q[31:0]為中間觀測端輸出,即n的值。例如:n＝’h70時,利用算法表達式(1)和(2)分別驗證得到s＝’d8929571、y＝’d48,表明隨機頻率待測信號測量結果正確。

圖9 頻率計子系統驗證

4 數字掃頻系統頂層驗證

在完成數字掃頻系統的子系統和模塊設計與驗證,并創建對應芯片符號后,將各層子模塊、模塊/子系統目錄下對應的每組設計文件拷貝粘貼到頂層系統目錄下,然后在頂層系統目錄下創建頂層系統項目及空白原理圖文件,接著按照圖10創建頂層系統電路原理圖(其中的PLL 倍頻分頻模塊直接用圖4)并進行編譯,然后刪除頂層系統目錄下除了PLL宏模塊及頂層項目設計文件以外的所有文件。圖10中,輸入輸出引腳功能如表1所示。根據表1中的輸入引腳功能和控制與輸入邏輯要求創建激勵波形文件,并進行頂層系統級仿真,驗證結果如圖11所示。

表1 數字掃頻系統輸入輸出引腳功能

圖11 數字掃頻系統頂層驗證

由圖11可見,基于低PLL宏模塊配置FPGA 器件所設計的手/自一體數字掃頻系統實現了給定16個頻點方波脈沖的手動/自動一體化可逆循環掃描輸出功能,對應fq的輸出結果:Scd＝0為降頻掃描輸出,a_mkey＝0為自動掃描輸出(對應內部計數時鐘y);并能夠輸出所選方波脈沖的頻率值,fi的輸出結果對應頻點頻率測量值整數部分,fd的輸出結果對應其余數部分。當掃描頻率較高時,在頻點切換時刻附近頻率測量值可能出現誤差,建議實際測量時使用較低的掃描頻率,確保掃描一次一個頻點的信號出現一個完整周期以上,即可解決該問題。

5 結論

本文面向教學應用、產業科技創新培訓應用以及數字ICs與系統、工業產品質量數字化檢測等應用,首先闡述了數字ICs與系統SOC工程項目的設計開發方法和步驟,然后參照該設計開發方法和步驟,采用組合設計方法與模塊化設計方法相結合的方法,基于Quartus II軟件平臺,描述了基于低PLL 宏模塊配置FPGA 器件的手/自一體數字掃頻系統的工程化設計開發與驗證。研究結果表明:一方面,通過調研了解并結合產業實際應用需求,據此選擇數字ICs與系統設計開發項目,參照數字ICs與系統工程項目的設計開發方法和步驟,組織團隊投身項目的工程化設計開發實踐,對于具有一定電子相關專業基礎的專業技術人才來說,能夠有效引導他們聯系和運用所學的同時,更進一步領悟數字ICs與系統的工程化設計思想,掌握和鞏固其工程化設計開發方法和步驟,體會和把握“采用合理的設計方法可以大大簡化復雜系統的設計開發”要旨,提升數字ICs與系統產業科技創新能力;另一方面,所設計開發的數字掃頻系統成功實現了項目總體要求限定的“手/自一體雙向可逆循環頻點掃描方波脈沖輸出及輸出方波脈沖頻率值測量”的系統功能。

該手/自一體數字掃頻系統主要面向純數字應用或者數?；旌舷到y應用提供可離散變頻的方波脈沖源,在本質上與傳統的面向模擬電路與系統頻率特性測試的掃頻系統[3,4,6]不同,因此,硬件結構上無需MCU,DDS,片外L、C和其他模擬單元電路。由于受所選FPGA 器件頻率性能限制,本研究所設計的手/自一體數字掃頻系統的上限頻率最高只能達到1GHz,如要滿足面向數字通信系統的應用[5]和醫學影像應用[7],則需要選用性能更高的FPGA 器件,但設計開發的方法和步驟大同小異。