基于DSP和FPGA的靜電懸浮加速度計控制器設計

2024-01-12 04:50楊世佳李云鵬

空間電子技術 2023年6期

楊世佳,李云鵬

(蘭州空間技術物理研究所,蘭州 730000)

0 引言

靜電懸浮加速度計主要用于衛星精密定軌需要,測量由太陽光壓引起的衛星攝動加速度,為衛星定軌和軌道補償提供數據支持[1]。靜電懸浮加速度計是測量航天器受到的準穩態微小加速度的基本設備[2],屬于差分電容式慣性加速度傳感器,主要由傳感器探頭單元和測量控制單元兩部分組成。測量控制單元的主要作用是對傳感器單元的敏感結構進行伺服反饋控制,并采集傳感器的電容位移數據和所受的微小加速度數據。測量控制單元主要包括信號采集模塊、載波信號產生模塊、基準電壓產生模塊以及主控模塊等。

靜電懸浮加速度計作為精密測量設備,主要用于測量空間擾動引起的微小加速度,目前關于該領域的研究文獻,主要關注于對加速度測量分辨率和穩定性的提高以及傳感器的精密加工和裝配等,對于靜電懸浮加速度計控制系統及控制器相關文獻較少。硬件層面一般不會存在較大的差別,例如上海交通大學研制的靜電懸浮加速度計中采用TI公司32位浮點型DSP作為六軸微加速度計的控制芯片,用于數據采集和控制算法的實現,其采用模糊PID控制算法,可以根據加速度計的運行情況,實時調整PID控制參數[3]。長春理工大學采用DSP+FPGA的架構來實現加速度計控制器,DSP作為主控芯片,主要用于實現控制算法等,FPGA作為輔助控制芯片,用于實現ADC芯片和DAC芯片的時序控制等[4]。法國的等效原理驗證衛星-顯微鏡衛星(MICROSCOPE),主要載荷也是靜電懸浮加速度計[5],其采用單獨的接口控制單元用于實現加速度計的數據采集和接口控制,其接口控制單元同樣采用的是DSP+FPGA的架構來實現的,主要也是硬件層面的介紹,關于軟件算法以及控制策略等介紹較少。

對靜電懸浮加速度計這樣的高精密測量設備,如何實現加速度信號的采集處理、量程的切換、穩定的反饋控制等,對靜電懸浮加速度計的在軌可靠工作至關重要。本文基于DSP+FPGA的架構設計了靜電懸浮加速度計控制器,基于此架構,提出了一種工作模式切換控制策略,可以實現加速度計在軌捕獲和大小量程切換控制,并設計了一種基于此架構的系統復位控制策略,可以實現雙芯片控制器的在軌復位和同步協調工作。針對加速度計特殊應用,設計開發了PID控制算法和FIR數字濾波算法,用于實現對檢驗質量的在軌穩定控制和數據處理。

1 控制器總體架構設計

數字信號處理器[6]是專門為快速實現各種數字信號處理算法而設計的,具有特殊結構的微處理器芯片。DSP芯片根據數據處理格式的不同,分為定點型和浮點型兩種[7]。浮點運算的動態范圍較大,加速度計中采用TI公司生產的32位浮點處理器SMJ320VC33芯片。FPGA芯片是現場可編程門陣列的簡稱,根據FPGA架構的不同,FPGA芯片分為SRAM(static random-access memory,SRAM)型、FLASH型以及反熔絲型[8],SRAM型是一種應用范圍較廣的FPGA芯片。在加速度計控制器設計中,采用的是國產抗輻射300萬門SRAM型FPGA芯片。

基于DSP和FPGA的靜電懸浮加速度計控制器整體架構如圖1所示。DSP作為主處理器,主要負責系統的初始化和任務調度、工作模式切換控制、數據采集交換、數據處理和組包功能以及1553B總線通信功能和在軌維護功能。FPGA作為輔助處理器,主要承擔對時序要求嚴格的模數轉換器(analog-digital converter,ADC)、數模轉換器(digital-analog converter,DAC)接口控制、PID控制器、FIR數字濾波器、可調移相控制、1553B總線橋接與DSP數據交互以及DSP加載方式的設置等。

圖1 靜電懸浮加速度計控制器整體架構Fig.1 The overall architecture of the electrostatic levitation accelerometer controller

DSP芯片的外設包括片外SRAM芯片,主要用于緩存DSP程序和數據。PROM(programmable read-only memory,PROM)芯片作為一種高可靠非易失性存儲器,主要用于存儲經過反復驗證的DSP軟件程序,確保DSP能夠在軌進行程序可靠加載?；谏鲜鯠SP工作特點及功能需求,在DSP外設中,增加一片FLASH芯片,一方面用于DSP軟件地面測試,可以反復進行程序燒寫。另外,也可以進行軟件在軌上注和控制參數在軌重構,從而確保加速度計工作在最佳狀態,執行特定的在軌測試任務。

FPGA芯片的外設包括片外FLASH芯片和PROM芯片。由于靜電懸浮加速度計中采用的是SRAM型FPGA芯片,芯片掉電后,內部程序丟失,所以為了方便地面硬件調試和軟件測試,為FPGA增加一片FLASH芯片,用于地面測試。FPGA軟件最終測試完成后,在軟件最后落焊前,拆掉FLASH芯片,將測試完成的FPGA軟件燒錄進PROM芯片。FPGA主要完成芯片時序控制、相敏解調控制以及PID算法和FIR數字濾波算法的實現,加速度計在軌應用時,并不需要對FPGA軟件進行修改,所以對FPGA來說,僅僅采用一次可編程的PROM芯片,用于存放FPGA的配置數據,上電時,直接從PROM芯片加載。

DSP和FPGA之間通過地址和數據總線進行連接,進行數據交換,如圖1所示。同時FPGA為DSP芯片提供兩個硬件中斷,分別為數據采集中斷和通信中斷,DSP為FPGA提供復位信號及外設控制接口。

2 控制器軟、硬件設計

如前文所述,為了方便DSP進行程序的存儲以及大量數據的存儲和讀取,在DSP主控芯片電路設計中,外擴了SRAM、FLASH以及PROM芯片,其中SRAM芯片采用法國3D-plus公司生產的宇航級芯片,該芯片內部共有8個基片,每個基片的容量為4Mbit(256K×16),總共32Mbit的存儲容量,基地址為0xC00000h。原理如圖2所示,包括A1～A17共17根地址線,HA0和LA0兩根高位和低位地址線以及I/O0～I/O31共32根數據線。同時,該芯片共有CS0～CS7共8個片選信號。通過將高位地址線HA0和低位地址線LA0連接在一起以及將片選信號CS0和CS4、CS1和CS5、CS2和CS6、CS3和CS7連接在一起,將其拼接成4個容量分別為256K×32的存儲空間,用于與DSP進行數據交換,存儲加速度計位移檢測數據和科學讀出數據。

圖2 DSP外擴SRAM芯片原理圖Fig.2 Schematic diagram of DSP external expansion SRAM chip

FLASH芯片選用美國的Aeroflex公司生產的ACT-F512K8N,共有A0～A16共17根地址線,容量為4Mbit,另外由8根數據線以及1根片選信號和兩根讀寫控制信號,片選信號與FPGA的I/O接口相連,讀寫控制信號與DSP芯片的讀寫控制端口連接。DSP的PROM芯片選擇北京軒宇的XY28F256,該PROM芯片包括15根地址線,8根數據線,還包括編程使能、片選使能以及輸出使能3個控制信號。另外在DSP外擴存儲電路設計時,由于PROM芯片和FLASH芯片為5V供電的芯片,SRAM芯片為3.3V供電,所以對于PROM和FLASH,需要在數據接口增加電平轉換芯片,使得PROM、FLASH芯片與數據總線接口之間的電平相匹配。

FPGA的外部擴展芯片包括一個用于地面測試時使用的FLASH芯片和一個用于在軌程序燒錄的PROM芯片。其中FLASH芯片采用的是Xilinx公司生產的存儲空間為16Mbit的工業級XCF16PV0G48C芯片,PROM采用的同樣也是Xilinx公司生產的抗輻射高等級16Mbit的XQR17V16芯片。地面上使用時,通過JTAG接口,ISE軟件將生成的.mcs文件燒錄到FLASH芯片,用于地面上開展FPGA程序測試,包括PID控制算法、FIR數字濾波算法、靜電懸浮加速度計高壓懸浮測試以及裝星電測等,產品正式交付出廠時,再將測試無誤的FPGA程序落焊到PROM芯片。

另外基于靜電懸浮加速度計的工作特性以及空間環境的復雜性,在靜電懸浮加速度計電路設計中,需要著重考慮加速度計控制器中DSP芯片和FPGA芯片的供電和軟件監控以及相應的復位邏輯。在該加速度計控制器中,DSP和FPGA芯片均采用中電58所生產的看門狗芯片對兩個芯片的上電、掉電進行監控,確保當芯片的電源電壓達到一定閾值才進行復位,同時當電源電壓下降到一定閾值時,同樣也輸出低電平復位信號。如圖3和圖4所示分別為DSP復位監控電路和FPGA復位監控電路原理圖,在圖3中J1為DSP復位斷開接口,用于DSP軟件地面分步調試,在圖4中JP1為FPGA軟件手動復位接口,用于對FPGA軟件進行手動復位。

1) 試驗時間及地點。試驗于2016年4-9月在貴州省安順市西秀區山京畜牧場煙草根結線蟲病發病嚴重的連作煙地進行。土壤類型為黃砂壤，土壤肥力中等，烤煙種植品種為K326，2016年4月25日采用“井窖式”小苗移栽。

圖3 DSP復位監控電路原理圖Fig.3 Schematic diagram of DSP reset monitoring circuit

圖4 FPGA復位監控電路原理圖Fig.4 Schematic diagram of FPGA reset monitoring circuit

從圖3和圖4可以看出,整個系統中,不僅包括看門狗芯片1、看門狗芯片2對DSP芯片和FPGA芯片的電源的監控,同時DSP軟件運行時,在大于0.3s,小于1s的時間間隔內,向看門狗芯片1周期性的發送喂狗信號,若超過1.6s,看門狗芯片1未收到DSP發送的喂狗信號,則輸出低電平復位信號。同時FPGA芯片對看門狗芯片1的復位信號進行監測,當一定周期內檢測到看門狗芯片1持續對DSP進行復位(5s內連續復位3次)時,則認為DSP的軟件存在一定的BUG,需要配置DSP芯片的加載方式從FLASH切換到PROM啟動。DSP還可以通過對FPGA中啟動方式寄存器的設置,配置DSP在復位之后,從FLASH或PROM啟動,配置DSP從FLASH或者PROM啟動,其中看門狗復位信號的檢測優先級高于啟動方式寄存器的檢測。

為了使DSP和FPGA兩者運行同步,當DSP軟件在上電或者復位完成后,DSP軟件在XF1接口置為低電平并保持超過6s時間,等待FPGA配置信息加載完成后,在XF1接口上輸出一個脈沖寬度大于1us的高電平脈沖,對FPGA內部邏輯進行復位,脈沖輸出后,XF1接口應該保持低電平。如圖5所示為加速度計控制器復位邏輯框圖。

圖5 加速度計控制器復位邏輯框圖Fig.5 Accecerometer controller reset Logic Block Diagram

在復位操作期間,一方面需要對系統的1553B通信進行復位操作,還需要對DSP的中斷進行操作,防止DSP啟動期間,中斷有效導致DSP啟動失敗。

靜電懸浮加速度計控制器的軟件設計主要包括DSP軟件和FPGA軟件,根據前文DSP功能和FPGA功能描述,對DSP軟件來說,除工作模式切換控制以外,其余的功能均為通用的控制功能,對FPGA軟件來說,除基本的ADC、DAC時序控制以及其它的邏輯控制功能外,還需要承擔靜電懸浮加速度計控制器中PID控制算法和FIR數字濾波算法的實現。下面對DSP工作模式切換控制邏輯以及FPGA的PID控制算法和FIR數字濾波算法的實現進行描述。

在靜電懸浮加速度計中,根據工作環境以及測量狀態的不同,將其工作模式分為捕獲模式、大量程模式以及小量程模式,其中捕獲模式主要用于實現檢驗質量的在軌捕獲控制,其位移檢測范圍和加速度測量范圍較大,但分辨率較低,所以主要應用于加速度計上電初始狀態時的檢驗質量捕獲控制和較大擾動情況下的檢驗質量捕獲控制。大量程模式和小量程模式則為測量模式,兩種測量模式的加速度測量范圍不同,因此測量分辨率也不同。上述三種工作模式的軟硬件工作流程和時序是完全一致的,但正弦檢測電壓、驅動增益以及PID控制參數則存在區別,所以加速度計控制器需要根據工作模式切換邏輯,對正弦檢測電壓的幅值、驅動放大電路的增益以及PID參數進行切換,從而實現加速度計正常工作和科學測量。三種工作模式之間的轉換邏輯如圖6所示,根據任務需求的不同,分為手動干預狀態和自動切換狀態,其中T1～T3為自動切換時需要滿足的條件,主要包括持續時間、位移檢測輸出電壓閾值以及PID控制輸出電壓閾值,若其中一個通道的位移檢測電壓大于2.4V時,則自動進入到捕獲模式,若6個通道的位移檢測電壓均小于2V時,則進入到大量程測量模式,若6個通道PID控制電壓均小于0.5V時,則表明此時檢驗質量所受的擾動加速度較小,則自動切換到小量程測量模式,進行高分辨率測量。L1、L2為手動干預三種工作模式的進入和退出條件,其中L1為捕獲模式和小量程模式的進入條件,L2為大量程模式的進入條件。在圖6中工作模式的切換只是適用于某衛星平臺的切換邏輯,根據衛星平臺、所處軌道以及任務需求的不同,需要專門制定加速度計工作模式切換邏輯,主要原則就是在加速度計正常工作的同時滿足衛星測控需求。

圖6 工作模式切換邏輯框圖Fig.6 Operation mode switching logic block diagram

靜電懸浮加速度計PID控制算法主要是確保在不同的工作狀態時,控制檢驗質量位于加速度計電極籠的中心位置,通過調整比例、微分、積分三個方面的參數來達到最佳的系統響應和控制效果,PID控制的基本方程如式(1)所列:

(1)

(2)

u(k)=u(k-1)+kp[e(k)-e(k-1)]+kie(k)+
kd[e(k)-2e(k-1)+e(k-2)]

(3)

整理后:

u(k)=u(k-1)+k0e(k)…+
k1e(k-1)+k2e(k-2)

(4)

其中:k0=kp+ki+kd,k1=kp-2kd,k2=2kd。

根據公式(1-3),得到PID控制算法的FPGA實現邏輯如圖7所示:

圖7 PID控制算法FPGA實現邏輯框圖Fig.7 PID control algorithm FPGA implementation logic block diagram

圖7為本文采用的PID控制算法結構相同,該結構為并行結構,在FPGA設計中,相當于以面積換取速度,擁有較快的運算速度,非常適合于加速度計這種對響應速度要求較高的系統。從圖7的控制算法框圖,可以得到公式(5),其主要是由四個加法器和三個乘法器組成,可以重復利用IP核進行實現,降低了設計的難度。

(5)

式(5)中:r(k)標識設定值,y(k)標識實際值,p0～p2、s1～s2為暫存變量。

FIR數字濾波算法的實現如式(6)所列,FIR數字濾波主要是對科學讀出數據進行數字濾波處理,其中x(n)為輸入信號,h(n)為FIR數字濾波系數,y(n)為經過濾波后的信號;N表示FIR濾波器的抽頭個數,濾波階數為N-1[12]。

(6)

根據靜電懸浮加速度計加速度測量頻帶的范圍,采樣率為1kHz,濾波器的通帶設置為0Hz～1Hz,過渡帶為1Hz～80Hz,通帶衰減為0.01dB,阻帶衰減為60dB。由上述參數,應用MATLAB中的數字濾波器設計工具箱,采用等波紋的設計方法,得到一個最小階數為43階(N=44)的FIR濾波器[13-14],數字濾波器的幅值響應曲線如圖8所示。

圖8 FIR數字濾波器幅值響應Fig.8 FIR digital filter magnitude response

FIR數字濾波器在FPGA中的實現結果如下,主要包括延遲單元Z-1、乘法器和累加器組成,此結構為直接型FIR數字濾波器結構,也稱作橫向結構[15-16]。如圖9所示。

圖9 FIR數字濾波器結構Fig.9 FIR digital filter structure

以上對靜電懸浮加速度計控制器中幾項關鍵的控制算法進行了描述,工作模式切換由DSP負責實現,采用C語言編程設計,PID控制算法和FIR數字濾波算法則由FPGA實現,采用Verilog語言設計,具體的實現代碼不再贅述。

3 實驗結果

基于上述對靜電懸浮加速度計控制器的設計,整個控制器的設計包括硬件設計以及軟件設計,在硬件設計中主要是主控芯片電路的設計、各個存儲外設電路的設計以及系統硬件復位電路設計。軟件設計則主要是基本控制接口的實現以及加速度計工作模式切換邏輯、PID控制算法以及FIR數字濾波器的實現。其中存儲外設的訪問、系統復位以及加速度計工作模式的切換邏輯,在本文的實驗結果中,不再贅述,其主要是時序邏輯和組合邏輯的實現,在加速度計地面軟件測試和在軌工作中,均可以有效實現系統的復位以及工作模式的切換,其中工作模式的切換是由DSP軟件實現,再由FPGA的I/O接口控制開關三極管,驅動繼電器的切換,進而完成對偏置電壓以及驅動增益的切換。

PID控制算法的驗證需要通過加速度計地面高壓懸浮實驗進行驗證。加速度計地面高壓懸浮實驗是通過在檢驗質量的豎直方向上施加近千伏的高壓,抵消檢驗質量所受的地面重力,采用微位移臺,進行地面重力傾角標定。豎直方向的高壓會將檢驗質量一直控制在電極籠的中心位置,水平方向的PID計算結果則可以用來表征此時水平方向上檢驗質量所受的加速度。如圖10所示為加速度計中PID控制算法實驗測試結果,圖中黑色曲線為Z1通道的位移檢測曲線,紅色曲線為Z1通道加速度讀出曲線(即加速度計驅動電壓),藍色曲線則為Z1通道實際PID控制器的輸出曲線,從實驗結果可以看出,施加在檢驗質量上的驅動電壓,即放大以及濾波后的PID控制器輸出電壓,會隨著檢驗質量上某一個方向重力分量的變化而變化,而此時檢驗質量則始終位于電極籠的中心位置,說明當檢驗質量的姿態或者受力情況發生變化時,PID控制算法可以實時調整加載在電極板上的驅動電壓,進而將檢驗質量控制在電極籠的中心。如圖10所示紅色曲線和藍色曲線的階梯是由于階梯調整水平方向的重力分量而產生的。本文采用的數字PID具有參數易更新,算法易迭代,可以滿足多種工況下加速度計測控需求,可以通過地面測控站對6個通道的PID控制參數進行更新,相比于濾波算法的驗證是將FIR數字濾波器的系數導入到Origin9.0軟件里面,在Origin9.0軟件里面對上位機采集的數據進行數字濾波,從而得到經過數字濾波的數據。

圖10 PID控制算法實際測試結果Fig.10 PID control algorithm actual test results

如圖11所示為FIR數字濾波算法實驗驗證結果,是基于加速度計Y通道的位移檢測數據進行驗證的,其中黑色曲線為Y通道未經數字濾波的數據,紅色曲線為濾波后的曲線,數字濾波器的通頻帶為0Hz～1Hz,從圖11中可以看出,該數字濾波器會大幅衰減頻率高于1Hz的信號和噪聲,從而減小高頻噪聲對低頻信號的影響,進一步提高加速度測量的分辨率和動態范圍。

圖11 FIR數字濾波算法測試結果Fig.11 FIR digital filtering algorithm test results

4 結論