時序

出了一個任務合作時序圖,圖中每個頂點表示一個人,頂點標簽A,B,C,D,E表示不同的職業,頂點之間的有向邊表示兩個人之間交接任務的方向,每條邊上都有一個時間區間(s,f)表示任務交接的開始時間s與結束時間f。圖1 任務合作時序圖假設有一個任務合作模式圖QT,如圖1(b)所示,QT中每條邊ei都具有一個時序優先級,時序優先級規定了低優先級邊的開始時間一定要晚于高優先級邊的結束時間,即模式圖QT隱含著一種時序約束,該文稱其為時序模式圖,其中A先與B交接任務,然

重要。功能驗證和時序驗證是保證芯片功能符合設計需求的重要手段。20世紀90年代中期，靜態時序分析（Static Timing Analysis，STA）的概念被提出，其通過分析電路拓撲來靜態計算電路中不同信號的時間，以判斷是否滿足時序要求[1-4]。靜態時序分析依賴于時序約束文件，好的時序約束設計可以正確體現芯片的設計需求，最終實現芯片的正常通信功能。RapidIO互連技術是一種高性能、低引腳數、基于報文交換的互連體系結構，是唯一的嵌入式系統互連的國際標準

高級高性能總線）時序轉換模塊和SJA1000 時序轉換模塊。其中，AHB 時序轉換模塊主要用于將MSS 對外訪問的AHB 總線時序轉換為Local 總線時序（片選、讀寫使能、地址數據總線）。SJA1000 時序轉換模塊主要用于將Local 總線時序轉換為SJA1000芯片的讀寫時序。2.2 AHB時序轉換模塊從功能劃分上，SmartFusion2 芯片上的ARM 內核負責CAN 總線數據的發送和解析，而且ARM 對外訪問的FIC（Fiber Interfa

大，進而產生路徑時序違例的風險[1-3]。對此，IC設計工程師需要在芯片物理實現階段即進行考慮老化的時序分析，通過設置針對性的時序裕量(margin)來覆蓋老化后的惡劣時序場景，確保芯片在服役期限中可靠運行。在先進工藝芯片設計中，精確的老化時序分析并確認合理的margin 是一個關鍵問題。偏大的margin 會導致過設計，帶來額外成本并限制芯片性能，而偏小的margin 會導致欠設計，造成失效泄露的風險。本文利用基于Liberate+Tempus 的agi

、資源調度復雜、時序控制繁瑣等問題，本文提出了一種基于現場可編程門陣列(Field Programmable Gate Array,FPGA)的時序控制器設計方案，以滿足多面陣雷達的應用需求，在反無人機雷達領域具有廣泛的應用前景。1 時序控制系統多面陣雷達時序控制系統如圖1所示，該系統由顯控計算機、信號處理系統、時鐘源、定位定向設備以及4個天線陣面組成。其中，顯控計算機主要完成雷達工作陣面選擇，雷達工作模式、工作狀態等命令的控制；信號處理系統由中央處理器(

間還需滿足一定的時序要求才能確保信號正確地傳遞到目的時鐘域。CDC信號的時序分析是分析源時鐘域寄存器發出的多位CDC信號是否能被目的時鐘域寄存器正確地采樣。CDC信號的一般時序要求是目的時鐘域采樣時刻范圍內同時變化的CDC信號不超過1個[3]，因此CDC信號被目的時鐘域采樣的時刻偏差只要不超過一個源時鐘周期就可以滿足時序要求。CDC信號產生時序違反的主要原因是時鐘頻率過高導致約束較嚴或CDC邏輯過于分散。近年來隨著設計頻率的逐漸提升、設計規模的逐漸增大，C

時代，一直以來，時序簽核一直是檢驗芯片設計是否合格的重要標準之一，在綜合工具(Design Compiler，DC)、布局布線工具(Integrated Circuit Compiler，ICC)、時序分析工具(Prime Time，PT)中都嵌入了不同的時序分析引擎。當工藝節點達到90 nm 及以下時，為了使芯片在不同的極端環境下可以正常工作，就需要采用多工藝角多模式的物理設計方案來確保芯片在不同環境下穩定工作[1-3]。在對多場景物理設計進行時序分析時

的一種事件聯系為時序關系.時序關系表示事件發生的先后順序，其串聯了文章中事件的發展演化.如果能準確地抽取文章中的事件時序關系，將有助于理解文章信息，梳理事件脈絡.因此，事件時序關系抽取成為了一項重要的自然語言理解任務，受到越來越多的關注.事件時序關系抽取的目標為抽取文本中包含的事件時序關系，如圖1中的例子，其包含4個事件：刺殺(E1)、暴行(E2)、屠殺(E3)和內戰(E4)，其中可抽取出時序圖中的6對事件時序關系.圖1中時序關系BEFORE表示事件在另一

用開發方面，靜態時序分析通過分析用戶設計的建立保持時間來指導用戶進行FPGA應用開發。在FPGA配套軟件方面，靜態時序分析通過分析計算電路中每條時序路徑的延時，指導布局布線進行時序優化，為FPGA應用開發提供有效的技術保障[1]。在靜態時序分析工具中算法引擎影響時序分析的效率，時序參數影響最終時序分析的正確性。FPGA每一個型號芯片針對不同的設計結構和生產工藝，時序參數存在巨大差異。因此針對每一個型號芯片，軟件都會有一套相對應的時序參數庫，作為時序分析引擎

在不同的工藝角下時序收斂，也需要保證在各種工作模式下正常工作。對此，工藝角和芯片工作模式的增加使得芯片在時序收斂方面遭受較大的挑戰。所謂工藝角是指在保證芯片功能正確的前提下所表現出來的參數波動的極端情況[1-2]。在以往設計過程中習慣性采用傳統的方法實現時序收斂，但在這過程中往往需要大量的人工操作進行大工作量的反復迭代并且分析消除模式之間的影響，容易產生時序難以收斂的情況。除此以外，可測試性設計(Design for Test,DFT)技術也可以降低芯片功

試中，常出現接口時序不匹配導致的電氣系統工作故障問題，因此有必要開展接口時序的一致性在線測試方法研究?，F有的一致性測試方法分為主動測試和被動測試兩類[1]。ISO/IEC 9646標準定義了主動測試的框架和方法[2]，工程應用中一般基于TTCN-3測試框架實現[3-5]，通過生成能夠觸發故障的測試集作為測試輸入，觀測輸入與輸出之間的因果關系實現一致性檢測，其缺點是不能在線測試，且只能檢測測試集已覆蓋的故障類型。被動測試則利用形式化模型描述被測系統行為，通過

、姿態控制系統、時序控制系統和供配電系統組成[1]。其中時序控制系統在運載火箭飛行過程中執行如各級發動機點火、級間分離、整流罩分離、星箭分離等多項時序輸出關鍵動作，控制對象包括了運載火箭的所有分系統。若火箭的時序控制系統失效，一般將直接造成整個飛行任務的失敗，甚至危及發射場和參試人員的安全。針對新一代運載火箭控制系統架構[2-3]及民營商業運載火箭快響應、低成本、高可靠的要求，對集成化、智能化、快速測試的箭載時序控制器的需求越來越緊迫。時序控制器[4-5]

天冰雪消融，這叫時序。做事把握時序最重要，逆時序而行，只能是吃力不討好，事倍功半，甚至徒勞無功。時序里有一種叫時機的東西，只有遵循時序，依時序而行，順時序而動，抓住時機，做起事來才能事半功倍，馬到成功。同樣，冬天，你可以建造一個溫室，營造一個小小的春天，讓一些開在春天的花，也能在冬天的溫室里生長。通過人力，讓一些開在春天的花也能在冬天開，這很重要，它意味著人不是生來就聽天由命的，是有所作為的，是可以通過自身的努力，為這個世界做點什么、改變點什么，讓這個世界

項重要的技術就是時序數據庫，物聯網設備產生的大量數據，需要通過有效的時序數據庫進行處理和存儲，各大行業也對時序數據庫投入關注，本文將針對時序數據庫進行研究和介紹。2 介紹2.1 時序數據時序數據，即時間序列數據，我們把按照時間戳的大小順序排列的一系列記錄值的數據稱為時間序列數據（Time Series Data）[1]。在日常生活中，時序數據相當常見，比如，汽車的位置定位，在一段時間內某輛特定汽車的其他屬性，包括型號、顏色、車牌號、所有者等都是不變的，但它

ysis, 靜態時序分析)方法也逐漸應用到 FPGA的設計驗證中。靜態時序分析不需要測試向量，即使沒有仿真條件也能快速地分析電路中所有時序路徑是否滿足約束要求[3]。本文使用靜態時序分析工具Prime Time，針對某FPGA設計中SRAM的讀寫接口設計進行時序驗證。采用衍生時鐘約束，輸入、輸出延時約束，多周期路徑約束相結合的方式，將FPGA的輸入輸出信號關聯起成一個回路，成功的對FPGA與SRAM之間的交互進行環路分析。根據分析結果，快速準確發現了接口設

以脈沖方式工作，時序控制系統通過輸出控制信號，同步調控光學系統、微波頻率綜合器，實現原子的冷卻—上拋—選態—微波激勵—探測等周期性運行。通過數據采集系統采集銫原子的飛行時間信號，經過計算獲得伺服控制系統的參數，實現頻率鎖定[1]。目前運行在NTSC-F1銫原子噴泉鐘上的時序控制系統，由于其硬件版本較低，系統整體性能提升空間不足。同時其系統通用性不理想，時序的各項參數設置修改比較繁瑣，所以需要研制一套界面友好，操作人性化，性能更優的時序控制系統應用于NTSC

術不斷發展，可對時序數據進行無損壓縮，并已有并行壓縮技術，實現時序數據的高效壓縮[1]。時序數據壓縮可有效將原有時序數據轉換為多種表現形式，用盡可能少的數據對時序數據信號進行表示[2]。相關專家學者對時序數據壓縮技術展開深入研究，并取得一定有效成果。已有通過諧波濾波器對時序數據進行壓縮的方法。先將原始時序數據信號內穩態分量和暫態分量分離，利用傅里葉變換法對諧波分量參數進行估計，通過參數量化實現壓縮。該方法壓縮速度快，但穩定性較差[3-5]。傳統時序數據并行

潘 莉 黃希庭?時序知覺影響因素與思考*潘 莉 黃希庭(西南大學心理學部, 重慶 400715)時序知覺是在幾十毫秒到幾百毫秒內, 對事件的同時性、非同時性和順序性的知覺。對時序知覺的影響因素的探索可分為自下而上和自上而下兩種研究取向。自下而上的研究探討刺激的物理特征、被試的生物學特征, 以及實驗方法對時序知覺的影響。而自上而下的研究探討因果信念、情緒、文化對時序知覺的影響。今后的研究還應結合行為實驗與神經科學技術, 深入探討時序知覺的兩種加工方式是分離的

0854一種基于時序路徑的FPGA接口時序測試方法朱偉杰 周 輝 費亞男 陽 徽 郭冠軍北京航天自動控制研究所，北京100854針對航天高速高可靠FPGA接口時序測試，分析了FPGA接口類型及測試需求，介紹了一種基于時序路徑的FPGA接口時序測試方法，結合時序路徑模型，闡述了異步總線接口時序測試的測試流程和計算方法，并給出實際案例。該方法集成了功能仿真和靜態時序分析的優點，特別適合極限工況下的FPGA接口時序驗證，已經應用到多個航天高可靠FPGA接口測試中

下，納米級效應對時序的影響越來越顯著。對于全定制數字電路，精確評估內部信號完整性（SI）尤為重要。高速SRAM IP采用65nm工藝全定制設計，我們選擇Synopsys公司的NanoTime來分析信號完整性。本文詳細介紹了NanoTime靜態時序分析、SI分析、時序模型提取在SRAM IP設計中的應用。NanoTime；靜態時序分析；SI分析；時序模型提取1 NanoTime簡介NanoTime是Synopsys公司的晶體管級靜態時序分析工具。它集對晶體管

：一種新穎的基于時序圖的可達性算法劉凱洋，范新燦（深圳職業技術學院計算機工程學院，深圳 518055）隨著海量數據的迅猛增長以及大數據時代的開啟，涌現出大量的基于超大規模時序圖的應用，并對經典圖論算法中的可達性問題提出新的挑戰。傳統的可達性算法缺少對非靜態性、時效性的充分考慮，因此在時序圖上的運行可能導致錯誤結果，并且不能充分利用時序圖的特性提升運行效率?？紤]到時序性對于時序圖的重要性，提出一種新穎的算法Bi-BFS，通過充分利用結點之間的時序性約束，并借

LD的多電源上電時序的控制設計株洲中車時代電氣股份有限公司通信信號事業部 馬茗崗 羅永升 孫 尚 陳 展隨著高速數字信號的快速發展，對集成多核和高速接口的處理器的電源的上電時序的設計則越來越重要，嚴格的上電時序保證了器件免受損壞和進入良好的工作狀態；基于CPLD的多電源上電時序的控制設計則更加可靠、穩定、精確。電源；上電時序；CPLD1　引言隨著高速數字信號的快速發展，對數字信號的處理方式也越來越豐富，而集成多核和高速接口的處理器為復雜的嵌入式系統的設計提

于統計特征向量的時序符號化改進算法李曉翠，張新玉，羅慶云，任長安（湖南工學院計算機與信息科學學院，湖南 衡陽421002）傳統基于統計特征向量的時間序列符號化算法不能較好地保留時序數據的特征信息，且不支持多維時間序列的符號化。為此，提出一種改進算法。對于單維時間序列，引入特殊點時間序列分割方法，在其基礎上實施符號化。對于多維時間序列，在利用基于加權屬性的主成分分析方法將多維時間序列轉化為單維時間序列后，再實施符號化。實驗結果表明，與傳統算法相比，改進算法具

中應用STA處理時序問題的方法孫佳佳，趙慶哲（中國電子科技集團公司第四十七研究所，沈陽110032）當代數字IC的設計規模和復雜性在不斷增加，驗證工作也越來越困難，特別是靜態時序分析在此背景下變得尤為重要。目前業界普遍采用自動化的設計方式，通過應用工具軟件，來對設計時序進行分析。主要探討了在IC設計當中對于時序違例的一些處理方法。數字IC；靜態時序分析；建立時間；保持時間1 引 言當代數字IC的設計規模和復雜性在不斷增加，設計的時序驗證已經成為制約成品率的

。文中提出了基于時序關聯規則的設備故障預測方法，將故障數據轉換為時序項集矩陣，利用Apriori改進算法和頻繁時序關聯規則查找算法，求出時序項集矩陣的頻繁時序關聯規則，為管理人員提供決策支持。最后給出了該方法的可行性實例驗證。1 故障數據模型隨著設備使用壽命的增多，發生故障的概率越來越大，企業能采集到很多故障數據。這些故障數據具有動態性、大量性、冗余性、噪聲大等特點?；谶@些特點，利用Apriori傳統關聯規則算法的思想［6－7］，將故障記錄表中的數據按照

，設計了紅外相機時序構造系統，在進行項目調試和實驗時，采用構造的紅外相機輸出信號，提供給后續圖像處理等系統作為數據源，在進行實際的跟蹤任務時再開啟紅外相機。設計的基于FPGA的紅外相機時序構造系統輸出的信號時序與真實的紅外相機輸出時序保持一致，輸出的像素值數據采用漸變數，可以作為圖像傳輸系統、圖像處理等后續系統的數據源，以供其進行編程和調試，調試成功之后直接將程序應用到紅外相機信號的傳輸、處理等操作，這樣就省去了程序開發、調試和驗證時頻繁的啟動紅外相機的過

片，而不會去關注時序分析和約束的問題。實際上，當設計比較簡單，且運行頻率比較低的時候，不加任何的時序約束，FPGA 軟件都可以綜合出來可用且相對較可靠的代碼，但當設計比較復雜，運行頻率比較高的時候，不做時序分析，不加上一些必要的約束，就很難保證設計能且穩定的運行在所設定的頻率上。所有的FPGA 廠商都提供靜態時序分析（STA，Static Timing Analysis）工具，可對設計的時序性能作出評估。TQ（TimeQuest）是Altera 公司的第二

解和記憶。而利用時序圖來記錄開關量則一目了然，對照起來也十分方便，還可以檢驗梯形圖的正確性及合理性，提高了教學效果。時序圖通過描述對象之間發送消息的時間順序來顯示多個對象之間的動態協作。時序圖中，縱軸是時間軸，橫軸代表了在協作中各獨立的對象所處的狀態，一幅完整的時序圖可顯示各物理量之間的邏輯關系，在PLC實訓教學中，教師要善于利用時序圖，方便學生學習，以提高教學質量。一、時序圖在描述傳統繼電器控制電路工作原理中的應用以某由繼電器組成的控制電路為例，該裝置的

為時間序列，簡稱時序。如果該數據序列是連續的，稱之為連續時序；否則稱為離散時序。本文主要研究時序值為實數的時間序列，即傳統狹義時序。在各個領域中，時序是普遍存在的，并且隨著信息技術發展以及人們獲取數據手段的多樣化，人類所擁有的時序信息急劇膨脹，如證券公司擁有的大量股票信息時序數據、交通路口實時影像數據、醫療設備腦掃描數據等都可看作是時序。在這些海量的時序數據中，隱藏著大量的知識或信息急需我們來獲取。因此，研究、探索新技術或方法，有效地從這些復雜的海量時序中