鎖相式頻率合成器的設計與改進*

(北京航空航天大學 電子信息工程學院，北京 100191)

1 引 言

頻率合成是通信、測量系統中常用的一種技術，它是將一個或若干個高穩定度和高準確度的參考頻率經過各種處理技術生成具有同樣穩定度和準確度的大量離散頻率的技術。頻率合成器通常分為直接式頻率合成器、間接式頻率合成器、直接式數字頻率合成器(DDS)[1]。這3種合成法的實現手段和技術指標各有特點，往往某類合成器的優點正好是另一類合成器的缺點，設計時將這3類合成法有機結合、優勢互補是頻率合成器的發展趨勢。間接式頻率合成器也稱鎖相式頻率合成器，其優點是可以實現任意頻率和帶寬的頻率合成，具有極低的相位噪聲和雜散，它與DDS相結合，可以有效克服DDS雜散和輸出帶寬的缺陷[1-3]。本文論述了一種改進的鎖相式頻率合成器的設計方法，能有效提高輸出信號的頻率分辨能力和轉換時間；并且在輸出端提出一種增益可控的放大電路，解決輸出信號幅度隨頻率提高而衰減的問題。該頻率合成器可廣泛應用于現代工業的各個領域。

2 系統基本原理與總體結構設計

鎖相頻率合成器由鑒相器、環路濾波器、壓控振蕩器和程序分頻器組成[1]，如圖1所示。

圖1 鎖相頻率合成器的原理框圖

信號源產生一個標準的參考信號源，輸出頻率為f0′，經過R次分頻后，得到參考信號頻率fr，且fr=f0′/R，fr加至鑒相器。另一方面，壓控振蕩器產生頻率為f0的信號，并經過程序分頻器的N次分頻后獲得反饋信號，頻率為fn。鑒相器輸出相位誤差信號，經過環路濾波器后，送到壓控振蕩器，調整其輸出頻率fo，使得fo/M=fn，鎖相環路進入鎖定狀態，即fn=fr。此時，壓控振蕩器的輸出頻率為

(1)

圖2為整個系統的總體設計框圖。頻率合成器主要采用DDS/PLL組合頻率合成法。信號源采用DDS，當鎖相環鎖定時，頻率合成器的輸出頻率fo及頻率分辨力fr分別為

(2)

式中，fc為DDS的時鐘頻率，fc/2n為DDS頻率分辨力。

當相位累加器的字長n較大時，合成器仍可以得到較高的頻率分辨力。同時，限幅器可以改善輸出信號的雜散電平。DDS和PLL組合而成的組合式頻率合成器一方面可以克服DDS雜散和輸出帶寬缺陷，另一方面可以解決鎖相頻率合成器分辨能力不高和頻率轉換時間較長的問題，同時滿足帶寬和高速跳頻的需要，還具有成本低、結構簡單的特點，是高性能頻率合成器發展的主要方向。

由于不同頻率的信號輸出幅度不同，因此，在PLL輸出后加上一個增益可控的放大器，如圖2所示。這樣，能夠保證各種頻率的信號的輸出幅度穩定在一個范圍內，信號不會隨著輸出頻率的變化而減弱或加強。

圖2 頻率合成器系統總體設計框圖

通過中央控制器輸出分頻比控制字和DDS的邏輯控制字，可以改變PLL的程序分頻比和DDS的頻率分辨力，從而得到不同輸出頻率和輸出頻率的分辨力的信號。同時，輸出信號的幅度通過中央控制器改變控制字來調整，保證輸出信號幅度的穩定。

3 系統設計與實現

3.1 信號產生電路

本文主要著重研究鎖相環頻率合成器的設計，因此對于DDS電路部分不詳細闡述。本文所需要的頻率合成器產生信號的頻率范圍為90～180 MHz，信號產生電路如圖3所示。鑒相器電路采用MC145152來實現[4]，它是美國MOTOROLA公司生產的一個大規模并行輸入的集成電路，內部包括“÷R”前置分頻器，“÷A計數器”、“÷N計數器”?！啊翿”分頻器參考分頻比預置碼分別接在RA0、RA1、RA2端，由它們決定信號源的分頻比R，隨著RA0、RA1、RA2的變化，R的取值分別為8、64、128、256、640、1 000、1 024、2 048，本文取R為1 024。設信號源頻率f0′為10.24 MHz(DDS電路頻率可以由中央控制器設定，本文設為一個常量)，因此鎖相環電路頻率變化步進為10 kHz?！啊翧計數器”、“÷N計數器”與前置分頻器共同構成吞脈沖程序分頻器，分頻比為

M=P×N+A

(3)

式中，P為前置分頻器的工作分頻比。

前置分頻器由MB501L來實現，這是一個32/64分頻器，SW腳為分頻比選擇端，當SW接高電平時，前置分頻器分頻比為64，即P=64。由公式(3)可以得到，程序分頻器分頻值M的變化范圍是9 000～18 000。N為10位計數器，變化范圍是140～281,A為6位計數器，變化范圍是0～63。

圖3 鎖相式頻率合成器電路圖

壓控振蕩器由中規模單片集成壓控振蕩器MC1648構成，變容二極管選用兩只特性一致的IT33背對背連接，作為回路的可控電容。變容二極管的這種連接方式可以改善互調特性，改善控制特性曲線，提高回路的有載Q值，降低VCO的開環相位噪聲。MC1648采用+5 V電源時，變容二極管的正極有1.6 V的電壓，為防止正偏，加于變容二極管上的控制電壓應大于1.6 V，因此在輸入端加上了3個二極管鉗位電路，防止控制電壓小于1.6 V?？刂齐妷悍秶s為2～17 V，變容二極管的電容變化范圍為30～120 pF。計算回路電感：

62 nH

(4)

ωn=2πfPLL/10=2π×0.1×106/10=

2π×104rad/s

(5)

資料表明，VCO的壓控靈敏度為

12π×106rad/(V·s)

(6)

式中，Δfo為輸出信號頻率差，ΔUc為控制電壓差。

鑒相器的靈敏度為

(7)

環路采用了有源比例積分濾波器，由于運算放大器有足夠大的增益，因而濾波器可以視為理想積分濾波器，取電容C=4 700 pF，可以得到濾波器的電阻參數為

(8)

3.2 信號放大電路

前文所述的信號產生電路雖然能夠產生穩定、寬頻帶的信號，但是輸出信號的強度會隨著頻率的增大而衰減，因此，在信號的后置放大電路中應當對此作適當處理，以減小這種隨著頻率變化信號強度不斷衰減對整個系統造成的影響。

本文采用繼電器EB2-5NU組成多通道放大器對信號進行選擇性放大，從而解決信號衰減問題。繼電器EB2-5NU原理如圖4所示。當繼電器不通電時，繼電器上吸合，信號即可通過上放大電路放大輸出，當繼電器通電時，繼電器下吸合，信號通過下放大電路放大輸出。因此，通過中央控制器控制繼電器的通斷電，就可以實現信號經過兩路不同的放大器放大輸出，這里設兩路放大器的信號增益分別為A和B。

圖4 EB2-5NU單繼電器電路原理圖

若需要得到更多放大倍數輸出的電路，可以采用多個繼電器電路串聯的方法，如圖5所示，即可得到不同放大倍數的輸出。設繼電器組是由n個繼電器電路串聯而成的，則可以形成增益分別為An，An-1·B，An-2·B2，…，A·Bn-1，Bn的放大電路，中央控制器可以根據輸出信號的頻率選擇不同的增益對信號進行放大或衰減。

圖5 繼電器組放大電路

3.3 中央控制電路

采用AT89C52單片機作為中央控制器對整個電路進行邏輯控制，如圖6所示。51單片機電路目前已經比較成熟，本文簡單介紹一下本設計所采用的基本結構。單片機P0、P1口分別通過鎖存器對DDS、PLL、放大電路進行控制，由P2口進行鎖存選通。系統既可以通過板載鍵盤進行頻率控制，也可以通過232串口與PC機進行通信，由PC機進行頻率控制，將處理結果通過板載數碼管顯示出來。

圖6 單片機控制電路

3.4 軟件控制部分

系統通過板載鍵盤或者Visual C++編寫的PC控制軟件對系統進行頻率控制，讓系統既可以在穩定頻率范圍內按照一定的時間間隔和頻率步進掃頻(掃頻模式)。系統主要以51單片機為核心來進行數據處理和邏輯控制，單片機程序流程圖如圖7所示。單片機接收鍵盤或PC端發出的控制信息，經過處理后轉化為系統邏輯控制字，單片機通過控制字對頻率合成器的工作模式(點頻/掃頻)、DDS產生頻率、鎖相環路分頻比、放大電路增益進行控制,系統就能根據控制字輸出所需信號。

圖7 單片機程序流程圖

4 硬件測試結果

本文用示波器分別對系統在不同頻點的波形進行觀察，得到結果如圖8所示?？梢?，波形基本穩定在所需頻點，誤差率為1%(鎖相環內部步進頻率10 kHz,誤差約為0.1 kHz)。通過對掃頻模式時鑒相器鎖定信號的觀察，可以得到環路的轉換時間最快達到80 ns，且輸出信號幅度穩定在1～1.05 V之間，若需要輸出幅度更穩定，可以多加幾級繼電器電路。

(a)f=133.12 MHz

(b)f=144.52 MHz

通過頻譜儀對信號在各頻點觀察，得到信號的噪聲在110 MHz、120 MHz、130 MHz時的噪聲分別為-15 dBc、-21 dBc、-35 dBc，說明頻率合成器具有較弱的噪聲。

5 結 論

本文設計了一種基于鎖相環的頻率合成器，該合成器具有可變頻帶范圍寬、轉換時間短、輸出信號強度穩定、控制方式簡單等特點，與傳統間接式頻率合成器相比，性能有了很大提高，并且硬件結構簡單，成本低，可以滿足不同用戶的需求。本文的創新點在于：第一，有效地結合了DDS電路與PLL電路的優點，讓它們優勢互補；第二，有效地利用繼電器組成增益可控放大電路，滿足輸出信號幅度穩定的要求；第三，采用PC機與板載鍵盤同時控制系統，讓系統操作更簡便。該頻率合成器在通信以及現代工業各個領域都將有廣泛的應用前景。

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