基于復用OSERDES的任意波形發生器的設計

華南師范大學物理與電子信息工程學院 黃浩然 李 燁 鄧 輝

基于復用OSERDES的任意波形發生器的設計

華南師范大學物理與電子信息工程學院 黃浩然 李 燁 鄧 輝

基于直接數字合成技術（DDS，Direct Digital Synthesic）的任意波形發生器應用廣泛?，F場可編程邏輯陣列（FPGA）利用DDS技術輸出數字信號，再通過DA芯片輸出模擬信號，其采樣速率一般只有200MS/S。而集成于FPGA內部的并串轉換器OSERDES的復用技術給出一種更高速率的任意波形發生器設計方案，任意波形采樣速率可達1GS/S。最后通過仿真驗證了方法的可行性。

直接數字合成；任意波形發生器；現場可編程邏輯陣列；并串轉換

1.引言

隨著電子技術的發展，對波形信號的要求也越來越高，通過數字方法生成頻率和相位相對固定且可調的技術[1]，即DDS技術日益成熟；它具有頻率轉換時間短，頻率分辨率高，頻率和相位可編程，控制靈活方便的優點，缺點是輸出雜散大。在測試設備中則作為標準信號源，頻率合成器被稱為許多電子系統的“心臟”[2]。而設計通常采用FPGA及專用DDS芯片的方案，然后經過數模轉換和低通濾波以生成所需信號，由于存儲器及全局時鐘的限制，采樣時鐘速率往往不能滿足要求，這就需要調用FPGA內部集成的并串轉換器OSERDES，使系統工作在更高的時鐘頻率。

2.DDS基本原理

DDS技術建立在采樣定理的基礎上，它由加法器和相位寄存器組成，而相位寄存器是按每個時鐘增加步長，相位寄存器的輸出與相位控制字相加后輸入到正弦查詢表地址中[3]。當相位累加器的步長為K時，任意波形的輸出頻率[4]

表1 模塊屬性

圖1 DDS原理方框圖

圖2 系統框圖

式中，Fs為固定采樣時鐘頻率，n為相位累加器長度，改變頻率控制字K，就可以改變DDS的輸出頻率。DDS原理如圖1所示。

實際上，方案采用多個相位累加器及波形存儲器，同時并行訪問四個數據點，故公式修改為：

3.基于OSERDES復用的高速DA設計原理

基于OSERDES復用的高速DA設計框圖如圖2所示，整個框圖由Xilinx FPGA芯片Spartan-6系列xc6s16型芯片、TI公司的DAC5681芯片以及ADI公司的AD9518_0時鐘分配芯片組成。

Spartan-6 FPGA每一款的輸入／輸出模塊(IOB)包含一個4bit輸入SerDes和一個4bit輸出SerDes，兩個相鄰的SerDcs模塊(主模塊和從模塊)級聯在一起可以生成一個8bit IOB，這使得每一個IOB不論在SDR模式下或是在DDR模式下其數據的輸入輸出串并轉換速率從2:1到8:1都成為可能。本文主要采用輸出SerDes模塊OSERDES2，用其可將并行4bit數據轉成1bit的高速串行LVDS電平輸出，共需用到18個OSERDES2，前16個作為波形數據輸出，第17個作為同步DAC5681的同步信號，第18個為DAC5681提供數據輸入時鐘。FPGA中的DLL模塊可用以消除來自AD9518_0的時鐘偏斜，對輸入時鐘進行分頻、倍頻、移相等操作。

DAC5681是由TI公司一款高性能的數/模轉換器，支持16bit高精度LVDS有符號數輸入以及高1GSPS采樣速率，內置8個輸入FIFO以及片上延遲鎖相環，同時在信號失真及噪聲方面有很好的表現。DAC5681為雙時鐘輸入，在DCLK時鐘作用下數據進入FIFO緩存，SCLK時鐘控制數模轉換后輸出。

圖3 時鐘分配

圖4 仿真結果

AD9518_0時鐘芯片可輸出五路LVPECL電平時鐘信號，接入合適的外圍電路可為FPGA及DAC5681提供250MHZ及1GHZ的工作時鐘。

3.1 時鐘分配關系

OSERDES2是專用的并串轉換器[5]，每個OSERDES2模塊包括一個用于數據和三態控制的專用串行器。單個OSERDES2數據串行化可達6:1，可在兩種模式下工作：單倍數據速率（SDR）和雙倍數據速率(DDR)。OSERDES2使用CLK0和CLKDIV兩個時鐘進行數據速率轉換。CLK0是高速串行時，CLKDIV是分頻并行時鐘；數字時鐘管理單元DCM內部是DLL(Delay Lock Loop結構，對時鐘偏移量的調節是通過長的延時線形成的。DCM的參數里有一個PHASESHIFT（相移），可以從0變到255。DCM總會把輸入時鐘clkin和反饋時鐘clkfb相比較，如果它們的延時差不等于所設置的PHASESHIFT，DCM就會改變在clkin和clk_1x之間的延時線數目，直到相等為止，因此DCM可以消除時鐘抖動。PLL鎖想環模塊可輸出相位，頻率可調的時鐘。每個OSERDES2必需與BUFPLL配合使用，xc6s16型芯片含有上下BUFPLL，每塊各驅動9個OSERDES2，同時上下BUFPLL并接于PLL_BASE。

本文使用xilinx ISE 12.4設計工具，可從軟件中調出各模塊，其時鐘連接關系及屬性設置如圖3及表1所示。

3.2 仿真結果

仿真工具使用ISE 12.4自帶的ISim，為便于讀數FPGA內存存儲四個相同的有符號數方波數據。已知n=20，K=0xe0000，Fs=1GHZ，由公式（2）計算輸出方波頻率f=218.75MHZ，導入激勵文件后，仿真結果如圖4所示，sysclkp表示外部輸入時鐘250MHZ，syp為同步信號，gclk表示FPGA內部全局時鐘250MHZ，相移90度；ioclk表示OSERDES2串行時鐘1GHZ，dclkop為雙沿時鐘500MHZ。P/N為差分波形數據輸出，測得頻率200MHZ左右，符合計算結果。

4.結束語

在DDS基礎上介紹了OSERDES復用技術，結合高速DA轉換芯片，大大提高了波形采樣速率，不過此方案存儲同一波形數據存在需占用四個內存的缺點，由于內存空間有限，擴大了截斷輸出誤差，造成波形雜散大。每種方法都有其自己身的優缺點，使用

[2]姜平,周根榮,李俊紅.基于AD9833的多通道信號發生器設計[J].儀表技術與傳感器,2006(12):46-48.

[3]AnalogDeviceInc.ADG704Datasheet[EB/OL].1999.http://www.analog.com/static/imported-files/data_sheets/ADG704.pdf.

[4]杜太行,弭艷芝,劉鑫,等.斷路器瞬動特性檢測技術的研究[J].電工技術,2003(8):36-39.

[5]XilinxInc.Virtex-5UserGuide(ug190)[EB/OL](2007-09-11)[2010-02-01].www.xilinx.com/cn/support/documentation/user_guides/c_ug190.pdf.設計方法的選擇，可根據現有硬件資源、環境情況及各個方法的特點進行取舍。

[1]胡力.基于DDS的掃頻信號源設計實現[D].南京:南京理工大學,2006.