基于Cadence的數據采集系統信號完整性仿真與優化

李鵬飛，孟令軍，喬文生，于 磊

(中北大學a.電子測試技術國家重點實驗室;b.儀器科學與動態測試教育部重點實驗室，山西 太原 030051)

責任編輯:時 雯

20世紀70年代初發展起來的新型半導體集成光電器件，經過30多年的發展，IC輸出開關速度不斷提高，電子系統的規模越來越大，工作頻率不斷提高，信號傳輸速度也越來越快，為了保證信號傳輸的質量，出現了對信號完整性的考慮和設計上的優化。另外，對低功耗的高速信號傳輸器件(如FPGA)常見的內核電壓為1.2 V，對外界環境的要求也越來越高，如系統能容忍的噪聲裕量，這也突出了信號完整性問題。對于高速數據采集系統，數字邏輯電路的頻率達到或超過50 MHz，信號傳輸速度較高，延遲等就相對減少，建立時間、保持時間均在皮秒級［1］，從而增加了設計的復雜度。因此在高速數據采集系統設計時采用了對關鍵信號進行信號完整性的仿真，保證關鍵信號的傳輸質量，從而得出更為合理的設計。本設計采用具有較強高速信號仿真功能的Cadence軟件，完成疊層參數、信號拓撲結構的建立以及布線等造成的影響、信號間的串擾等。

在高速數據采集系統設計過程中，信號完整性上主要解決3個問題:對關鍵信號建立正確合理的拓撲結構;滿足系統相應時序間的配合要求(信號的建立時間、最小脈寬、保持時間以及相位疊加等);進行信號優化設計。

1 數據采集系統結構及原理

數據采集(DAQ)是指從傳感器和其他待測設備等模擬和數字被測單元中自動采集非電量或者電量信號，送到上位機中進行分析、處理。本系統采用ADS8508芯片，是一種具有12位的模數轉化和250 kHz高采樣率的ADC芯片，然后將該信號送到FPGA中，本系統采用的FPGA選用Altera公司的Cyclone II系列EP2C8Q208。FPGA作為系統的核心組件，控制采集通道的換置、A/D轉換器的啟/停、數據轉換后在內部FIFO中存放等。圖1為多路數據采集系統電路連接框圖。

圖1 高速數據采集系統電路連接框圖

該系統實現數據的多路選擇、采集、預處理和編碼功能。模擬信號源于上游各路傳感器的模擬信號，經信號調理電路進行信號調理，通過多路模擬開關進行多路切換選通，將選通的多路信號輸入模數轉換器ADS8508，轉換得到的模擬量傳送到采集控制單元(FPGA)中。此外，采集控制單元還對數字信號進行適當的數據預處理，數據被存儲在FPGA內嵌的FIFO［2］中等待Ft245讀取。同時根據對FPGA內建的寄存器操作來實現采集系統的其他功能，如復位、標定等。

2 信號完整性分析

信號完整性即信號在信號線上的傳輸質量。問題的主要根源是信號上升時間的減小。即使布線拓撲結構設計保持不變，如果采用了信號上升時間很小的IC芯片，現有設計也將處于臨界狀態或者停止工作。在高速數據采集設計中主要考慮的信號完整性問題包括布線、阻抗匹配、串擾等。

2.1 布線

布線對信號完整性的影響主要包括延時和容性負載反射。實際操作中PCB布線會遇經過孔、焊盤、短的stub線等，這樣會不可避免地引起PCB布線長短的不一致，造成信號傳輸的延時。此外，布線與過孔等相互之間均會產生寄生電容，必然對信號造成影響。走線中途的電容對信號的影響要從發射端和接受端兩個方面分析，對起點和終點都有影響。因此發生容性負載反射，對信號產生影響。

在高速信號中傳輸信號，延時是影響信號完整性的一個考慮因素，在電子系統中，當傳輸信號在PCB走線上的延時超過相應信號的最小建立時間、最小脈寬、保持時間以及相位疊加等就會造成時序錯誤，造成信號傳輸質量下降。信號傳輸延遲主要取決于導線的長度和導線周圍介質的介電常數?，F今常見的PCB材料為FR4，其傳輸速度可達180 ps/in(1 in=2.54 cm)。對于同一塊高速信號傳輸的PCB板，解決延遲問題可以通過以下途徑:縮短信號收發端間的布線距離;對于時序相關的信號線布線長延時相差不能超過最小建立保持時間、最小脈寬以及保持時間等，從而保證信號傳輸質量。

在信號傳輸過程中，信號遇到寄生電容時，電容會快速充電，充電電流和信號電壓上升快慢有關，充電電流公式為:I=C×dV/dt。在電容充電初期，阻抗很小，小于走線的特性阻抗［3］。信號在電容處發生負反射，這個負電壓信號和原信號疊加，使得發射端的信號產生下沖，引起發射端信號的非單調性。同理，信號到達接收端后，發生正反射，反射回來的信號到達電容位置，同樣發生負反射，反射回接收端的負反射電壓同樣使接收端信號產生下沖。

2.2 阻抗匹配

阻抗匹配是指負載阻抗與激勵源內部阻抗互相適配，得到最大功率輸出的一種工作狀態。信號傳輸過程中負載阻抗等于信源內阻抗(模與輻角分別相等)，可以實現信號傳輸的完整性。

驅動源輸出信號，經過的互連線可以等效為一個具有阻抗的網絡。信號利用阻抗網絡進行信息傳播時，互連線構成的阻抗網絡會隨著信號的電壓、電流變化引起瞬態阻抗的變化。這樣會造成信號相位疊加的不一致性，造成部分能量會被反射，剩余的能量仍會繼續傳輸。因此，在高頻電路中合適的阻抗匹配是保證信號完整性不可缺少的一個考慮因素。

2.3 串擾

信號串擾是信號高速傳輸時，沒有電氣連接的信號線之間的電壓和電流感應產生的電磁耦合現象，即能量傳輸網絡間的耦合，造成高速信號傳輸上的失真。信號線之間的電壓和電流感應產生的耦合可以等效為天線，產生交變磁場，處于磁場作用區域范圍之內的其他信號線會感應出信號電壓。串擾的強度取決于器件及導線的幾何尺寸和相互距離。

3 數據采集系統仿真設計與優化

多路信號采集系統采用Cadence中的SigXplorer軟件對進行信號完整性仿真及優化。為了驗證系統方案的可行性，對系統前端信號進行調理、多路選擇、信號隔離前后進行分步仿真研究，實時監測信號變化。

3.1 布線對信號完整性影響

多路信號采集系統中采用的模數轉化芯片為ADS8508，PCB板設計時為保證單一網絡的信號質量應盡量減少布線造成的延時，保證信號的完整性。本系統采用ADS8508芯片，當ADS8508正常工作時轉化得到的數字信號在FPGA發出的Dataclk信號下降沿傳送［4］。因此，對系統關鍵信號Dataclk進行信號完整性仿真及優化設計，分別選取布線長度 100 mil(1 mil=0.025 4 mm)，1 000 mil，1 000 mil布線寬度為5 mil，8 mil，5 mil進行信號完整性測試比較。

圖2為ADS8508到FPGA布線的Dataclk信號中利用SigXplorer軟件對進行仿真原理圖。圖3為ADS8508到FPGA布線的Dataclk信號中利用SigXplorer軟件對進行仿真波形整體比較圖。由圖3可知，布線長度越長信號的質量越差，布線長度為100 mil、寬度為5 mil時，信號延時約為3.224 ns;布線長度為1 000 mil、寬度為8 mil，信號延時約為8.691 ns;布線長度為1 000 mil、布線寬度為5 mil時，信號延時約為16.681 ns，信號失真最大。

圖2 Dataclk信號拓撲結構圖(截圖)

根據圖2、圖3可知，U69為ADS8508發出的信號波形圖，U69i為PCB布線理想狀態下0 mil時信號波形圖，U512為ADS8508將信號傳遞給FPGA第77引腳信號波形圖，假定布線10 000 mil時信號波形圖，此時信號失真較小。IOP3為PCB布線50 000 mil時信號波形圖，IOP2為PCB布線100 000 mil時信號波形圖，顯然PCB布線越長信號延時越大、完整性越差。

3.2 阻抗匹配大小對信號完整性

阻抗匹配(Impedance matching)主要用于傳輸線上，來達至所有高頻的微波信號皆能傳至負載點的目的，不會有信號反射回來源點，從而提升信號完整性以及電磁兼容性。

圖3 Dataclk信號仿真波形圖(截圖)

在多路數據信號隔離采集系統PCB設計中，阻抗匹配是通過改變阻抗力來進行比較。要匹配一組線路，首先把負載點的阻抗值、傳輸線的特性阻抗值進行歸一化。通過不同阻抗匹配比較，給出阻抗匹配對信號的影響程度，信號傳輸過程中負載阻抗和信源內阻抗之間的特定配合關系。

圖4為晶振Clk信號到FPGA布線的中利用SigX-plorer軟件對進行阻抗匹配仿真原理圖。圖5為晶振Clk信號到FPGA布線的中利用SigXplorer軟件對進行阻抗匹配仿真下降沿放大波形圖。

由圖4、圖5可知，阻抗匹配越大信號的質量越差，阻抗匹配為10 kΩ時，信號衰減最明顯，幅度小于1 V。

圖6為ADS8508的Dataclk信號到FPGA布線的中利用SigXplorer軟件對進行信號串擾仿真原理圖。

圖7為ADS8508的Dataclk信號到FPGA布線的中利用SigXplorer軟件對信號進行串擾仿真整體波形放大圖。

圖4 Clk信號阻抗匹配拓撲結構圖(截圖)

圖5 Clk信號阻抗匹配下降沿放大波形圖(截圖)

圖6 Dataclk信號串擾拓撲結構圖(截圖)

由圖6、圖7可知，信號單獨走線的質量遠比信號相互間串擾走線高。信號U512為單獨走線，IOP2/3/4為互相并行走線［5］，顯然當信號并行走線時，信號完整性較差。只要有電流的存在，就會有磁場存在;電流發生變化，磁場也發生變化，電磁兼容性就降低。

4 結束語

本設計采用FPGA作為控制核心單元進行高速數據采集，通過對信號完整性相關知識的了解，利用EDA工具(Cadence)對高速數據采集的關鍵信號進行了設計仿真及優化，分析和解決了實際電路中常見的幾種信號完整性問題。通過對高速采集電路板級關鍵信號的仿真與優化，解決信號完整性、電磁干擾等問題，提高了信號的傳輸質量，保證了數據采集的精度。

圖7 Dataclk信號串擾仿真波形放大圖(截圖)

［1］李新，張琳.利用Cadence Allegro進行PCB級的信號完整性仿真［J］.現代電子技術，2002(6):83－85.

［2］張磊，雷震.高速電路設計和信號完整性分析［J］.電子技術應用，2001，27(6):70－73.

［3］李曉娟，劉學斌，胡炳，等.基于FPGA的CCD相機高速數據記錄系統［J］.科學技術與工程，2007，19(7):4879－4884.

［4］李德明，張法碧.一種基于FPGA的雙音多頻信號設計［J］.電視技術，2011，35(21):48－50.

［5］朱志強.信號完整性仿真自動化技術基于Cadence軟件的應用與研究［D］.西安:西安電子科技大學，2007.