一種基于FPGA控制的多路并行數據采集設計方法

馬 航，季振宇，史學濤，尤富生，付 峰，劉銳崗，董秀珍

0 引言

生物電阻抗成像是繼形態、結構成像之后的新一代更為有效的無損傷功能成像技術，是醫學成像技術的一個新方向[1-2]。其中，多路信號采集是生物電阻抗成像技術的關鍵環節。由成像原理可知，多路信號采集模塊應該滿足同步性、高精度和高速率的采集要求。特別是在電阻抗掃描（electrical impedance scanning，EIS）中，要實現 64路（甚至更多路）信號的采集。而且，采集信號的規模有逐漸增大的趨勢，這就對多路信號采集模塊的效率、性能提出了更高的要求。目前的多路信號采集模塊采用“MCU+FPGA”架構，實現了對64路信號的串行采集[3]。但是這種設計存在一些問題，例如采集速率難以滿足未來的需求，并且需要對采集結果進行校正后才能實現同步性的采集。

針對以上問題，研究了一種基于FPGA控制的多路并行數據采集設計方案。該方案通過在FPGA上定制一個Nios II軟核來代替原有的MCU，并且實現了控制4路A/D轉換器進行并行采集。該方案選用FPGA作為系統的主控芯片，是因為它相比傳統的采集控制器（如單片機、DSP芯片）具有時鐘頻率高、內部延時小、速度快、效率高、I/O引腳豐富和功耗低的特點[4]。

1 系統的總體設計

1.1 總體分析

本研究是針對EIS乳腺成像設備數據采集系統的探索性研究。根據其具體的成像需要，該采集系統要實現以下功能：接受上位機指令，產生一個頻率可控的基準同步時間信號；然后根據該同步時間信號來控制產生一個頻率在100 Hz～100 kHz之間的模擬正弦激勵信號；最后再對64路的響應信號進行每周期128點的同步測量，并將得到的數據實時上傳給上位機進行后續分析、處理。

該設備的一次檢測過程中需要對64路信號在多個激勵頻率下進行測量，因此，該設備的數據采集具有數據量大、實時性要求高、精度要求高等特點。為了使設備適應臨床應用，該采集系統必須具備高速、高精度的特點。因此，需要采用并行的數據采集方式，選用高精度的A/D轉換器，并進行精密的時序控制。

1.2 系統結構

一般的數據采集系統主要由微控制器、采集硬件電路、通信接口和上位機等部分組成。本研究中采用Altera公司的FPGA芯片作為系統的主控芯片，通過在其上面定制一個Nios II軟核來作為系統的微控制器；然后采用硬件描述語言對FPGA芯片編程，并實現對硬件電路的具體時序控制。系統的結構如圖1所示。

圖1 系統的結構框圖

該設計的優點是：（1）FPGA芯片代替了常用的微控制器ARM等芯片，從而大大提高了系統的集成度，并降低了設計成本。（2）可將系統劃分為底層硬件電路模塊、通信接口模塊和上位機主控程序模塊3個部分。其中，通信接口模塊采用UART（異步串行通信）接口。

2 底層硬件電路的設計

結合系統的具體功能，該模塊又可分為Nios II軟核CPU的設計、基準同步時間信號源的設計和多路A/D采集模塊的設計3個部分。其中，基準同步時間信號源的設計中通過控制一個串行可編程時鐘源來產生頻率可控的基準同步時鐘信號，并利用該基準時間信號來控制D/A轉換器產生一個模擬正弦激勵信號。最后，由該基準同步時間信號控制，采用16選1模擬多路開關控制4路A/D通道的方式實現對64路信號的并行同步的測量。

2.1 Nios II軟核CPU的設計

Nios II軟核作為采集系統的微控制器，應該具有以下功能：（1）能夠接收上位機的指令，分析并及時響應，然后實現對電路板的采集啟動/停止過程的控制。（2）實現對串行可編程時鐘源的SPI編程，并控制基準同步時間信號的頻率切換。（3）及時響應FPGA采集模塊的中斷請求，并快速地將FPGA自帶RAM中的暫存數據讀取到外設SDRAM中，然后通過串口進行發送。

根據以上性能要求，設計了一個具有UART接口IP核的Nios II軟核，其主頻是100 MHz，然后再進行具體軟核程序的設計。

2.2 同步時間信號的產生

為了使采集過程和激勵信號同步起來，以得到精確的相位、幅值變化的數據信息，從而分析并得到高準確度的組織電阻抗特性，本設計需要先得到一個正弦模擬激勵信號，然后由此得到一個同步時間信號。

具體的方法是：先在一個標準的正弦信號周期內均勻地取1 024個點，依次存放在預先定制的一個ROM中。然后將基準同步時間信號作為ROM的讀取和D/A轉換器的轉換時序，并將讀取的數據依次傳入D/A轉換器進行模數轉換，以此得到模擬正弦激勵信號。工作時，通過控制基準同步時間信號的頻率來實現對激勵信號頻率的控制。其工作原理如圖2所示。

圖2 激勵源的工作原理圖

本設計選用串行可編程時鐘源ICS307-01芯片，并利用一個10 MHz晶振為其提供基準輸入時鐘信號。工作時，需要對該芯片進行SPI編程來得到相應的輸出時鐘信號。以產生10 kHz的激勵信號為例，由上述原理可知，需要一個10.24 MHz的ROM讀取時序和D/A轉換時序。根據ICS307-01芯片的數據手冊可以得知，需要對該芯片依次串行輸入24 bit的二進制數00100000 00111100 00010111，圖3是SPI編程仿真時序。

圖3 ICS307-01芯片輸出為10.24 MHz時的SPI編程仿真時序

該系統中選用的D/A轉換器是AD9777芯片，它具有14位的轉換精度，最大轉換速率是125Msps，能夠滿足系統的性能要求。將得到的10.24 MHz輸出時鐘作為ROM的讀取時序和D/A轉換器的轉換時序，并將讀取的數據直接傳給D/A轉換器進行數模轉換，從而得到10 kHz的模擬正弦激勵信號。

根據該正弦模擬激勵信號得到相應的同步時間信號，如圖4所示。具體的方法是：在產生正弦模擬激勵信號時，需要將1 024個數值依次傳送給D/A轉換器進行轉換。從第1個點到第512個點進行轉換時將同步信號置為高電平，而從第513個點到第1 024個點進行轉換時將同步信號置為低電平。然后將同步信號的上升沿作為A/D轉換的啟動信號，直到完成64路信號的采集。這樣不僅可以保證在相同的激勵條件下對64路信號進行等效的同時測量，而且也能準確地反映響應信號同激勵信號的幅值、相位差異，從而可以進一步分析得到較為準確的組織電阻抗特性。

圖4 同步時間信號產生原理

2.3 多路A/D采集模塊的設計

在工程領域，有2種基本的多路并行數據采集系統的構成方式[5]。一種是多路輸入信號同時轉換的并行系統，另一種是用多路A/D對同一路輸入信號進行分時轉換的并行系統。而本研究中，基于第一種并行方式設計出一種利用4個16選1模擬多路開關分別控制4路并行A/D轉換器的方式實現了對64路信號的采集。該系統中選用的A/D轉換器是AD7671芯片，它具有16位的轉換精度，正常轉換模式下的最大轉換速率是800 Ksps。而且，當每一通道完成128點的采集之后再切換到下一通道。

由于本系統的激勵源頻帶較寬，且A/D轉換器的轉換速率有限，所以，該系統采用工程上常用的“等效時間采樣法”[6]，其原理如圖5所示。即在k個周期內實現N點的采集，當k和N互質時，能保證無重復采樣，最后將采集得到的數據進行重新排列來得到重建信號，從而實現等效采集。

圖5 等效時間采樣示意圖

采集得到的數據暫存在FPGA自身的RAM中。本研究中為每路A/D轉換器定制了2個相同的雙口RAM 進行“Ping-pong”操作[7]，并且每個 RAM 都具有1 024個16位的存儲單元。該系統中需要在奇數k個激勵源信號周期內采集128個點的數據。這時只需要將激勵源模塊的D/A轉換時鐘進行8倍分頻，再進行奇數k倍的分頻來作為A/D的轉換時鐘。為了省去后續的重建過程，在數據存儲過程中需要準確計算數據的存儲地址。分析可知，當采用k周期的等效時間采樣方式時，RAM的地址應按奇數k遞增。經過計算可知，當激勵源頻率小于6.25 kHz時，k取值為1。否則，k的取值應該進行計算并取最合適的數值，以在最少的周期內完成采集。以激勵源頻率為10 kHz為例，k應取3。

完成各個模塊的設計后，需要對采集系統進行整體的時序控制，控制時序如圖6所示。當采集啟動信號由低電平變為高電平時，系統開始產生正弦模擬激勵信號，同時得到相應的同步時間信號。然后由同步時間信號控制A/D的轉換過程，在k個激勵周期（即同步時間信號周期）內完成對每一信號通道128點的采集。

圖6 系統整體控制時序示意圖

3 采集、傳輸與顯示

該研究中采用異步串行的通信方式，采用的波特率是115 200，數據位是8，并自定義了相應的通信協議。然后通過編寫VC程序，在上位機上實現對采集電路板的控制，并對采集得到的數據進行存儲、顯示和初步的處理。圖7為激勵源頻率為10 kHz時的采集結果，程序每次顯示2個信號通道的采集結果，然后可以通過切換通道查看其余信號通道的數據。

圖7 上位機測試結果

經過測試，該系統可以產生頻率在100 Hz～100 kHz之間任意值的正弦模擬激勵信號。同時能夠實現4路A/D轉換器的并行采集，并能夠在激勵信號不變的情況下通過16選1模擬多路開關控制完成64路信號通道的數據采集，最終能夠將采集的數據通過異步串行的通信方式上傳給上位機進行顯示和存儲。

4 討論

本文根據EIS成像的基本原理，對基于FPGA控制的多路并行數據采集方案進行了探索性研究。在已有的基于FPGA控制的多路串行數據采集系統的基礎上，通過在FPGA上定制一個Nios II軟核來代替現有的MCU，并實現對4路A/D轉換器的并行采集控制，最終通過異步串行的通信方式將采集結果上傳到上位機。通過對2種采集方式進行對比研究，可以發現并行采集方式在保證數據精度的同時可以縮短采集時間。

經過初步的測試驗證，該設計方案達到了探索性研究的目的。該設計方案省去了原有ARM等專用微控制器，明顯提高了采集系統的集成度，降低了EIS成像設備的成本?？傊?，該設計方案有望應用于EIS成像設備，并有可能為解決其采集中存在的問題提供一些有價值的借鑒。

[1]董秀珍.生物電阻抗成像研究的現狀與挑戰[J].中國生物醫學工程學報，2008，27（5）：641-643.

[2]Surowiec A J，Stuchly S S，Barr J B，et al.Dielectric properties of breast carcinoma and the surrounding tissues[J].IEEE Trans Biomed Eng，1988，35（4）：257-263.

[3]季振宇，史學濤，尤富生，等.用于乳腺普查的電阻抗掃描系統的硬件設計[J].儀器儀表學報，2008，29（6）：1 171-1 175.

[4]肖積濤，馬幼鳴，周鳴爭，等.基于FPGA的高速數據采集系統的設計與實現[J].計算機技術與發展，2012，22（6）：217-220.

[5]林君.微型機在儀器、測控和高速信號處理中的應用與實例[M].北京：海洋出版社，2002.

[6]鄭毅，王楚.一種全新的等效采樣[J].北京大學學報：自然科學版，1999（5）：687-692.

[7]錢黃生，夏忠珍.基于FPGA雙RAM乒乓操作的數據存儲系統的研究[J].科技信息，2010（21）：89，96.