面向LTE-A寬帶通信的并行比特協處理器*

管　武，梁利平，胡巧芝

(中國科學院微電子研究所，北京100029)

面向LTE-A寬帶通信的并行比特協處理器*

管武，梁利平，胡巧芝

(中國科學院微電子研究所，北京100029)

通過時分復用的硬件方法，設計實現了面向LTE-A寬帶通信的PBC(Parallel Bit Coprocessor)并行比特協處理器。該協處理器支持2G/3G/LTE/LTE-A標準的高速比特處理。協處理器以并行計算的結構，支持CRC校驗、卷積碼/Turbo碼編解碼、比特交織等寬帶通信中的比特處理，吞吐率達600 Mb/s。在65 nm CMOS工藝下，該譯碼器面積約為1.9mm×2.1mm，slow case下時鐘速率550 MHz；工作在510 MHz時，可完成面向LTE-A的600 Mb/s高速比特處理需求。

LTE-A；CRC校驗；卷積碼；Turbo碼；交織；并行比特處理

0　引言

LTE-A(Long Term Evolution-Advanced)是 3GPP最大的新技術研發項目，它以其優異的性能成為4G通信的標準。它上行峰值速率500 Mb/s，上行峰值頻譜利用率15 Mbps/Hz，下行峰值速率1 Gb/s，下行峰值頻譜利用率30 Mbps/Hz[1-2]。LTE-A的研究和開發已經成為現在通信領域的熱點。

然而，其高速率的比特處理為LTE-A的實現帶來了巨大的挑戰。Bickerstaff等設計了支持卷積碼和Turbo碼的可配置譯碼器[3]。Vogt等實現了對卷積碼、Turbo碼和LDPC碼的譯碼[4-6]。但是，這些協處理器僅支持信道編解碼處理，缺少對CRC校驗和交織的支持，且速率偏低。

為了適應LTE-A上行300 Mb/s、下行 600 Mb/s的通信要求，本文設計了一種兼容CRC校驗、卷積碼、Turbo碼和交織的通用并行比特協處理器。這種協處理器通過時分的方法，可以實現并行的 CRC校驗[7]、卷積碼的Viterbi譯碼[8]、Turbo碼MAX-Log-MAP譯碼[9]與信道交織[10]。通過可配置的結構，可實現面向 2G/3G/LTE/ LTE-A等模式的高速比特處理。這種通用的并行比特協處理器降低了系統復雜度，實現了運算器的通用化。

1　面向LTE-A的比特處理

2G/3G/LTE/LTE-A通信的比特處理包含 CRC校驗、卷積/Turbo編碼和交織，如圖1所示。特別對于LTE-A系統來說，首先輸入數據，進行 CRC校驗；然后校驗的數據進行1/3碼率的卷積/Turbo編碼，輸出編碼數據；編碼數據再進行內交織合并，組成一個交織編碼序列；編碼序列進行速率匹配截斷，變成刪截序列輸出。

對于接收端，HARQ模式可以將多個接收得到的符號序列組合，輸入給解交織模塊；解交織模塊將數據進行解交織，變成3路數據；解碼器將3路數據進行解碼，得到比特輸出，然后進行CRC校驗，輸出最終比特。

典型LTE-A上行300 Mb/s、下行600 Mb/s的需求，要求發送端的信息速率為300 Mb/s，接收端的信息速率為600 Mb/s。其高速率的比特處理為LTE-A的實現帶來了巨大的挑戰。因此，需要采用并行的模式，實行高速率的比特處理。

圖1　2G/3G/LTE/LTE-A通信中的比特處理

2　并行比特協處理器

協處理器結構如圖2所示，共有硬件執行單元6個，其中：（1）CRCEnc/CRCDec，執行CRC編解碼；（2）Intlv/Deintlv，執行交織和解交織；（3）FECEnc/FECDec，執行核心卷積碼和Turbo碼的編碼及解碼。

圖2　高速并行比特協處理器結構圖

同時，協處理器還有 4類存儲器，其中：（1）C0～C5/ P0～P1，其中C0～C5為 256×192的 RAM，P0～P1為 256× 256的RAM。RAM中，C0～C2/P0為第一組，C3～C5/P1為第二組。8塊RAM通過乒乓的結構進行數據處理。這兩組RAM主要供編碼的比特或譯碼的軟信息的輸入或輸出。（2）B0～B4，為768×64的RAM，主要供交織運算。（3）ExRAM，為256×1 280的大塊RAM，主要供譯碼中間狀態的保存。（4）IntlvRAM，為512×32的小塊RAM，主要供Turbo碼的編解碼交織器的暫存。

此外，協處理器還包括3個總線。一個256位寬總線，供DMA輸入輸出；一個64比特總線，供交織數據傳遞；一個32位總線，供APB端口進行協處理器的配置處理。

2.1CRCEnc/CRCDec

CRC校驗的基本思想是利用線性編碼理論，在發送端根據要傳送的k位二進制碼序列，以一定的規則產生一個校驗用的監督碼(既CRC碼)r bit，并附在信息后邊，構成一個新的二進制碼序列數共(k+r)bit，最后發送出去。在接收端，則根據信息碼與CRC碼之間所遵循的規則進行檢驗，以確定傳送中是否出錯。

并行CRC的硬件結構如圖3所示。首先，完成CRC生成矩陣的配置，然后進行 CRC的計算。由于系統32 bit字的要求，其輸入/輸出均為32 bit字，內部CRC并行位數M由配置決定。CRC并行硬件包含3步：

(1)首先完成 32 bit并行字到 M bit并行字的轉換，為CRC矩陣乘法提供輸入；

(2)實現M bit并行數據加r bit余數與M×(r+M)矩陣的比特乘法；

(3)最后將r bit并行余數字轉換為32 bit并行字，為CRC的輸出。

圖3　并行CRC硬件結構

這里，編解碼的操作實際上是一樣的，不過，CRC編碼輸入k bit數據，需要給出r+k bit比特輸出；CRC解碼輸入r+k bit數據，輸出為k bit比特和CRC校驗指示符。

2.2FECEnc/FECDec

卷積碼和Turbo碼等FEC碼的編解碼，在待發送的原始信息流中，按照一定的規律附加一些監督碼元，這些多余的碼元與信息碼元之間以某種確定的規則相互約束。在接收端接收到通過差錯控制編碼的信息后，再按照既定的規則檢驗信息碼元與監督碼元之間的關系，一旦傳輸過程中發生錯誤，信息碼元與監督碼元之間的關系就會受到破壞，而從中發現錯誤，乃至糾正錯誤。

典型的卷積碼/Turbo碼信道編碼器框圖如圖4所示。FECEnc采用Turbo碼編碼結構，采取巧妙、獨特的措施將普通的RSC(遞歸系統卷積碼)組成元素重新排列，達到了非凡的性能。當FECEnc進行卷積碼編碼時，將Intlv模式配制成直通模式即可。

圖4　典型的FECEnc編碼圖

FECDec并行譯碼器的結構如圖5所示，包含交織地址生成模塊（TurboIntlv）、數據并行分發（Parallel Reshp）、狀態度量計算（Metric）和似然比軟信息計算（LLR）模塊，此外，還包含一個寬口存儲ExRAM。

交織地址生成模塊（TurboIntlv）計算 3G/LTE/LTE-A等系統中的Turbo碼交織器序列，并傳遞給數據并發單元。由于在Turbo譯碼時有前向遞歸和后向遞歸，因此其交織器有正反序交織輸出的能力。

圖5　并行譯碼器硬件結構

數據并行分發模塊將輸入的 32路信道信息 Mesg、32路信道校驗Parity和32路外信息LLR根據交織器的交織地址進行行內交織，分發到32路支路度量計算單元。

度量計算模塊包含支路度量的計算和狀態度量的計算。

根據支路度量進行遞歸運算，即可得到前向狀態度量 Ak(s)和后向狀態度量 Bk(s)為：

這里，由于Turbo碼前向狀態度量、Turbo碼后向狀態度量和卷積碼狀態度量計算的輸入是不同的，所以輸入是根據配置3選1的。同時，為了保證輸出的量化精度，輸出需要歸一化，所以其執行模塊是3選1的加比選后再歸一化，歸一化參數為或。

似然比軟信息計算模塊計算譯碼的軟信息，主要包含4步：

(1)加法，即完成前后度量的綜合，當 uk=+1/-1時，其狀態轉移各有8個。

(3)似然比計算，即+1的似然比減去-1的似然比，得到先驗信息為：

(4)最后，計算判決似然比，即：

整個模塊以可配置的模式，完成對各種卷積碼和Turbo碼的解碼運算。

2.3Intlv/Deintlv

為了實現各種速率的要求，在編碼之后需要進行速率匹配。

速率匹配的作用是根據系統要求，通過增減比特數，將編碼器的輸出速率調整到所需要的碼率。LTE針對Turbo碼和咬尾卷積碼采用了不同的速率匹配機制。速率匹配是通過交織來實現的。然而，LTE-A上行信息速率300 Mb/s，速率較高，需要并行的交織器完成數據交織，交織結構如圖6所示。交織器根據8路交織地址，選擇8路比特，然后對這些比特進行合并，組成32 bit的字輸出。

圖6　速率匹配交織器硬件結構

解交織結構如圖7所示，需要將索引間隔為32的數據變換成索引間隔為L(L為滑窗譯碼的窗長)的數據。解交織分兩步進行：首先將索引間隔為32的數據變換成索引間隔為1的數據；然后將索引間隔為1的數據變換成索引間隔為L（L為滑窗譯碼的窗長）的數據。

圖7　解交織硬件結構

(1)將索引間隔為32的數據變換成索引間隔為1的數據。解交織器根據交織索引，生成列數據讀地址。每次讀入1列，讀8次，讀入8列。然后8列數據進行裝置，再按照行輸出，即完成數據的第一步解交織。

(2)將索引間隔為 1的數據變換成索引間隔為 L(L為滑窗譯碼的窗長)的數據。解交織器根據交織索引，生成行數據讀地址。每次讀入1行，讀8次，讀入8行。然后8行數據進行裝置，再按照列輸出，即完成數據的解交織。這樣的數據可以被后面的解碼器并行使用，便于譯碼。

3　性能資源

本文在65 nm CMOS工藝下，實現了可配置多模式并行比特協處理器。譯碼器面積 1.9mm×2.1mm，slow case下時鐘速率達 600 Mb/s。支持 CRC校驗、卷積碼/ Turbo碼和交織。并行比特協處理器版圖如圖8所示。

圖8　并行比特協處理器版圖

協處理器進行LTE-A上行比特處理時，占用帶寬431 MHz；進行下行解交織處理時，占用帶寬506 MHz；進行下行解碼時，占用帶寬508 MHz。由于系統采用乒乓結構完成，且時鐘頻率可達 550 MHz，故可以通過時分的結構完成面向LTE-A的高速比特處理。運行速率如表1所示。

表1　協處理器運算速率

4　結論

本文介紹了一種面向LTE-A寬帶通信的PBC協處理器。通過可配置的結構，該協處理器支持2G/3G/LTE/ LTE-A標準的高速比特處理，包括600 Mb/s的 CRC校驗編解碼、卷積/Turbo編解碼和交織/解交織。在 65 nm CMOS工藝下，該譯碼器資源約為 1.9mm×2.1mm，slow case下時鐘速率 550 MHz；工作在510 MHz時，可完成面向LTE-A的600 Mb/s高速比特處理需求。

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A parallel bit coprocessor for LTE-A wideband communication

Guan Wu，Liang Liping，Hu Qiaozhi
(Institute of Microelectronics of Chinese Academy of Sciences，Beijing 100029，China)

In this paper，a parallel bit coprocessor for LTE-A widebande communications is presented.It can finish the bit processing for 2G/3G/LTE/LTE-A communications including a CRC checker,a channel codec and a bit interleaver,with 600 Mb/s thoughputs.Realized as a configrable coprocessor,it allows high-thoughput bit-processing for a vast number of different communication standards with just one single IPcore.Implemented in 65 nm technology,it results in a bit processing throughput of 600 Mb/s for LTE-A systems,at 510 MHz for an area of 1.9mm×2.1mm.

LTE-A；CRC checker；convolutional codes；Turbo codes；interleaver；parallel bit processing

TN911.22

A

0258-7998(2015)01-0042-04

10.16157/j.cnki.0258-7998.2014062902390

國家自然科學基金資助項目（61102073）

2014-06-29)

管武(1981-)，男，博士，副研究員，主要研究方向：信道編碼及通信與信息系統。

梁利平(1969-)，男，研究員，主要研究方向：多核處理器、軟件無線電以及基于芯片的通信系統(SOC)。

胡巧芝(1985-)，男，碩士，主要研究方向：通信信號處理及通信與信息系統。