一款高增益、低功耗、寬帶寬全差分運放設計

周　吉，龔　敏，高　博

（四川省微電子技術重點實驗室，四川大學物理學院，成都 610064）

一款高增益、低功耗、寬帶寬全差分運放設計

周吉，龔敏，高博

（四川省微電子技術重點實驗室，四川大學物理學院，成都 610064）

基于SMIC 0.18 μm工藝模型設計了一種低電壓1.8 V下的高增益、低功耗、寬輸出擺幅、寬帶寬的運算放大器電路。采用增益自舉技術的折疊共源共柵結構極大地提高了增益，并采用輔助運放電流縮減技術有效地降低了功耗，且具有開關電容共模反饋（SC-CMFB）電路。在Cadence spectre平臺上仿真得到運放具有極高的開環直流增益（111.2 dB）和1.8 V的寬輸出擺幅，單位增益帶寬576 MHz，相位裕度為58.4°，功耗僅為0.792 mW，在1 pF的負載時仿真得到0.1%精度的建立時間為4.597 ns，0.01%精度的建立時間為4.911 ns。

低功耗；運算放大器；高增益；寬帶寬；折疊共源共柵

1　引言

運算放大器（簡稱運放）是許多模擬系統和混合信號系統中一個完整且關鍵的部分，隨著無線通訊技術和CMOS集成電路制造工藝技術的迅猛發展，電源電壓越來越低，功耗要求越來越小，但數?；旌闲盘栂到y對分辨率和速度的要求卻越來越高，因此高性能的運放設計成為了必要［1］。根據模擬電路設計的“八邊形法則［1］”，運放的關鍵性能參數如增益、速度、功耗、輸出擺幅等參數相互制約，這對高性能放大器的設計提出了許多難題。因此，設計同時具有高增益、寬帶寬、寬輸出擺幅并且低功耗的放大器便成為了本設計的難點［1，2，3］。高速、高精度的應用需要運放具有很高的增益和帶寬，而這必然會增加運放的功耗，Mersi A.等發表的文獻中采用兩級帶補償結構的運放功耗僅為0.86 mW［4］，而這種結構對進一步提高運放帶寬等有一定的局限性，本文采用了一種不同的低功耗運放結構，希望解決這個問題。

2　運放結構分析和選擇

目前常見的幾種放大器結構主要有兩級放大器、套筒共源共柵放大器以及折疊共源共柵放大器等。

兩級運放在這些結構運放中具有最大的輸出擺幅，但是它引入了更多的極點和零點，頻率特性比較差，需要額外的頻率補償，并且帶寬較小，速度較慢，此外，兩級結構還消耗了更多的功耗。

套筒共源共柵結構的優點是具有極好的頻率特性，它有很高的單位增益帶寬，所以速度很快。但是，套筒結構的輸出擺幅較小，特別是在電源電壓越來越低的趨勢下，它的應用受到了一定的限制。

折疊共源共柵結構由套筒結構衍生而來，具有和套筒結構相近的良好的頻率特性，因此同樣具有很大的帶寬和速度。由于有4路電流，功耗比套筒結構要大，但是折疊結構有較大的輸入共模范圍和輸出擺幅。此外，運放的全差分結構相比于單端結構，有更好的共模噪聲抑制和更大的輸出擺幅，并且能夠消除偶次諧波失真，因此本設計選用全差分折疊共源共柵結構。

3　運放的電路設計

3.1運放結構設計

隨著CMOS工藝特征尺寸的不斷減小，晶體管的本征增益在深亞微米尺寸下變得很?。?］，因此，要獲得很高的增益，就需要采用增益提高技術。一種“增益自舉技術［3，5，6］”可以極大地提高運放的增益，它的原理是通過增大輸出電阻來提高運放的增益。從圖1的增益自舉原理圖可以得到，其輸出電阻增大了約Av倍：

其中，gm2是M2的跨導，Av是輔助運放的直流增益，Ro1、Ro2是M1、M2的輸出電阻。

如圖2是采用了增益自舉技術的折疊共源共柵運放的電路結構圖，它由主運放Am和輔助運放Ap、An組成。

普通折疊共源共柵結構運放增益為：

采用增益自舉技術的折疊共源共柵運放的增益為：

相比于普通折疊結構，引入增益自舉技術使得增益增大了約輔助運放倍。

圖1　增益自舉技術原理圖

圖2采用增益自舉技術的折疊共源共柵運放結構圖

圖3和圖4分別是Ap、An輔助運放的電路結構示意圖。其中，An、Ap輔助運放采用和主運放相似的結構，這樣不僅減小了電路復雜程度和所需偏置電壓個數，同時增加了電路匹配性，圖中偏置電壓Vb1～Vb4由鏡像電流源產生，Vcmfb是共模反饋控制電壓。

3.2高增益、寬帶寬設計

根據圖2的增益自舉折疊共源共柵電路圖和其相應的增益公式（3），分析運放的高增益、寬帶寬設計：

（1）由于NMOS管的電子遷移率比PMOS管的空穴遷移率大，所以選用NMOS管輸入，以得到更大的gm1，提高運放增益。此外，運放單位增益帶寬GBW=gm1/CLe，其中CLe為總的等效負載電容，所以增大gm1還增大了單位增益帶寬。

圖3　p型輔助運放Ap

圖4　n型輔助運放An

（2）圖2中折疊點X處的寄生電容Cx，它包括了CGD5、CDB5、CGS3、CSB3、CGD1、CDB1的寄生電容，以及Ap輔助運放的輸入電容，因此Cx較大，運放的次極點在X處。選取較小的MOS管尺寸和增大過驅動電壓的方法減小Cx，從而得到高的次極點頻率，增大帶寬。但這是以犧牲增益或輸出擺幅為代價的，因此需要在這之間進行折衷。

（3）因為飽和區MOS輸出電阻Ro∝L/ID［1］，L是MOS管柵長，ID是MOS管電流。由圖2可知，M5，6管流過兩倍于M3，4管的電流，所以設計L5，6是L3，4的2倍，以增大Ro5，6來提高運放的增益；

（4）飽和區MOS管本征增益gmRo∝（WL/ID）1/2，增大W、L或減小偏置電流ID可以提高運放增益。一般情況下速度和噪聲的要求確定了ID，因此MOS管的尺寸是唯一變量，并且MOS管的W/L需要保持定值，以保證過驅動電壓不變。由于M1～M4在信號通路上，希望它們的電容保持最小，而M7～M10對信號的影響小得多，因此增大M7～M10的W和L來提高運放的增益，同時幾乎不影響帶寬。

3.3低功耗設計和共模反饋

從圖2可以看到，Ap、An輔助運放的負載分別是主運放的共源共柵管M3，4和M7，8的寄生電容，它與主運放的負載相比很小，因此選取輔助運放和主運放電流之比為1∶10，并通過仿真優化這個比值。采用這種輔助運放電流縮減技術，有效地降低了運放功耗，同時還減小了寄生電容，增大了運放帶寬。

在高增益全差分運放中，輸出共模電平對器件的特性和失配相當敏感，而且不能通過差動反饋來達到穩定，這可能使輸出MOS管進入線性區而不能正常工作，因此必須增加共模反饋電路來穩定輸出共模電壓。

共模反饋電路主要有連續時間型和開關電容型（SC-CMFB）［6，7，8］，連續時間型會影響運放的輸出擺幅、增益等，同時會增加額外的功耗；開關電容型則不會，但是需要時鐘控制信號，考慮到運放的低功耗設計，這里選擇開關電容型共模反饋電路。

圖5是開關電容共模反饋電路，SW1和SW2是兩相不交疊時鐘控制的開關，Vo+、Vo-是運放的差分輸出電壓，Vref是期望的輸出共模電壓，Vb0是初始偏置電壓，Vcmfb是共模反饋控制電壓，Cs和Cc是電容。

圖5　開關共模反饋電路結構圖

它的原理是：在SW1相，電容Cs和Cc上的總電荷為：

在SW2相，電容Cs和Cc上的總電荷為：

由電荷守恒得：

因此，通過負反饋的作用，使輸出共模電壓等于Vref，達到了共模反饋的目的。

4　電路仿真結果及版圖

在Cadence spectre平臺上進行AC仿真得到結果如圖6所示，低頻直流增益為111.2 dB，單位增益帶寬576 MHz，相位裕度58.4°。

建立時間仿真：在運放的差分輸入端加入幅度為200 mV的階躍輸入信號，在負載電容為1 pF時，得到的建立時間仿真結果如圖7所示，0.1%精度的建立時間為4.597 ns，0.01%精度的建立時間為4.911 ns，均小于5 ns，能夠滿足較高速度的應用要求。

圖6　運放ac仿真結果圖

圖7　建立時間仿真結果圖

表1　運放性能參數對比

表1給出了本設計與參考文獻中在運放性能參數上的一些對比：和文獻［8］相比功耗相近，但本設計具有更高的直流增益和更大的帶寬；與文獻［4］在相同工藝尺寸下，得到了更小的功耗以及更大的增益和帶寬，并且本設計采用的單級增益自舉電路結構與其兩級結構相比更加簡單，無需額外的補償電路。此外，一般認為，60°的相位裕度是最合適的數值［1］，相位裕度過大會減慢運放的速度特性，相位裕度過小會產生振蕩現象和穩定性問題。本設計的運放相位裕度為58.4°，因此可以提供快速穩定的建立。

圖8　運放版圖

運放的版圖如圖8所示，版圖面積約為90 μm×90 μm。圖中分別標注了輔助運放Ap、An及主運放Am的位置。

5　總結

本文基于SMIC 0.18 μm CMOS工藝，設計了一款高增益（111.2 dB）、寬帶寬（576 MHz）、寬輸出擺幅（1.8 V）、低功耗（0.792 mW）且具有良好穩定性的運放電路。采用折疊共源共柵結構和增益自舉技術，并通過MOS管尺寸、電流和過驅動電壓設計，極大地提高了運放增益、帶寬和擺幅；采用輔運放電流縮減技術和開關電容型共模反饋有效降低了運放功耗，仿真結果表明運放具有良好的性能。

［1］畢查·拉扎維，陳貴燦，程軍，張睿智，等譯.模擬CMOS集成電路設計［M］.西安：西安交通大學出版社，2009.

［2］Paul R Gray，Paul J Hurst.Analysis and Design of Analog Integrated Circuits［M］.4th Edition，New York:John Wiley &Sons，Inc，2001.

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［4］Mersi A，Pirbazari M M，Hadidi K，et al.High gain two-stage amplifier with positive capacitive feed back compensation［J］.IEEE IET Institution of Engineering and Technology，2015，9（3）:181-190.

［5］朱江南，楊兵，姜巖峰.一種高增益全差分運算放大器的分析與設計［J］.微電子學，2015，45（6）:714-717.

［6］趙郁煒，朱紅衛.一種10位200 MHz流水線模數轉換器的設計［J］.微電子學，2014，44（5）：587-596.

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Design of a Fully Differential High Gain and Low-power and High Bandwidth Amplifier

ZHOU Ji，GONG Min，GAO Bo
（Key Laboratory of Micro-electronics Technology of Sichuan Province，College of Physical Science and Technology of Sichuan University，Chengdu 610064，China）

A Low-voltage 1.8 V with High Gain and High unity bandwidth and low-power integrated operational amplifier was designed based on SMIC 0.18 μm CMOS process.Adopted gain-boosting technique in folded-cascode architecture greatly raised the gain.Used assisted-amplifier current scaling-down technique effectively reduced the power consumption，also had SC-CMFB circuit.Simulation results on Cadence spectre show that the DC open-loop gain is 111.2 dB and 1.8 V output swing with a unity gain frequency of 576 MHz and phase Margin of 58.4°，0.792 mW power dissipation only. Besides 4.597 ns setting time of a 0.1%accuracy and 4.911 ns setting time of a 0.01%accuracy under the 1 pF load.

low-power；operational amplifier；high gain；high bandwidth；folded-cascode

TN402

A

1681-1070（2016）05-0026-05

2016-3-7

周吉（1990—），男，四川內江人，四川大學物理學院微電子學系碩士研究生，研究方向為超大規模集成電路設計。