先進射頻封裝技術發展面臨的挑戰

夏雨楠，陳宇寧，許麗清，戴　洲，李華新，程　凱

（南京電子器件研究所，南京210016）

先進射頻封裝技術發展面臨的挑戰

夏雨楠，陳宇寧，許麗清，戴洲，李華新，程凱

（南京電子器件研究所，南京210016）

隨著射頻技術的廣泛應用和發展，射頻封裝已經呈現出更高密度功能集成、更高功率、更高頻率和更低成本的發展要求。在這些要求下，3D封裝、大功率射頻器件集成、多種信號混合集成、硅中道工藝順應而出。相對于傳統射頻封裝，基于硅中道工藝的先進射頻封裝面臨結構、熱管理、信號完整性和工藝等多方面的挑戰。

射頻；中介層；3D封裝；氮化鎵

1　引言

在國際半導體技術路線圖組織（ITRS）發布的延續摩爾（More Moore）和超越摩爾（More Than Moore）發展路線圖中，射頻屬于超越摩爾方向的首位技術，已經是當今通信、雷達探測、電子戰乃至定向能的主要信號頻域。

民用方面，移動通信成為射頻器件最大的應用市場，硅、鍺硅、砷化鎵、氮化鎵等多種射頻器件各得其所，目前的工作頻率基本在C波段以下。市場增長刺激并加速了硅射頻技術的成熟，硅和鍺硅器件已經具備與砷化鎵器件競爭的綜合能力。在一些大規模應用上，如手機的射頻前端，硅和鍺硅的市場份額已經超過砷化鎵；在移動基站應用市場，氮化鎵射頻功率器件已經具備與硅LD-MOS等綜合競爭的能力，突出的表現為每瓦功率價格的趨同。

軍用方面，由于應用需求相對于民用的特殊性，如更高的頻率、更高的功率、更大的帶寬等，砷化鎵、氮化鎵、磷化銦等器件優勢依然突出，有些已經具備擴展到太赫茲的能力。

近年來，射頻技術已經呈現出融合多種技術的平臺化發展態勢，趨向射頻微系統。對于民用，主要的發展背景是尺寸和體積持續縮微的要求下，載頻聚合和多種射頻應用綜合集成需求；對于軍用，是多種功能綜合提出的智能射頻前端這一平臺化發展需求。因此，作為近階段射頻微系統主要的集成技術，射頻微系統封裝在多個層面代表了先進射頻封裝。

2　先進射頻封裝技術的發展要求

綜合軍民兩方面應用看，先進射頻封裝發展的提出主要出自于更高密度功能集成、更高功率應用、更高頻率應用和更低成本的要求。這些應用要求在先進射頻封裝技術上演繹為如下4方面的發展。

2.1技術平臺——3D封裝

從先進射頻封裝集成發展看，功能集成是主題。其集成的主要功能模塊是收發天線、雙工、接收通道、發射通道等4大塊，這4大塊在不同的產品中由不同的元器件組成。在更多功能集成要求下，如數字處理功能塊的嵌入等，集成的器件越來越多，同時器件品種也越來越復雜，傳統封裝集成的平面二維布局由于更長的信號互聯和更大的封裝面積等因素，已經顯現出難以滿足需求的技術弱勢，突出的表現為信號延遲、損耗和完整性問題。

另一方面，先進射頻器件工作頻率快速躍升，如提升至毫米波和亞太赫茲，在加劇上述信號問題的同時，從工作原理上進一步提出了大幅縮小陣列中封裝單元的中心距要求，如毫米波陣列，兩個射頻陣元中心距（1/2波長）隨頻率大幅度縮減至毫米量級。

綜上，更多功能集成和工作頻率大幅提升，從根本上提出了先進射頻封裝從2D向3D的發展訴求。2020年之后的5G移動基站相控陣天線陣列以及毫米波段雷達探測、電子戰和通信等都已經提出了技術上一致的要求。

2.2封裝集成：大功率信號發射器件

傳統上，由于收發間信號串擾，著眼于性能、可靠性以及成本等方面的考慮，以功率放大器為核心的發射通道與接收通道一般是板級集成，功率放大器在更高密度、更小節距封裝中的集成較少，即使有，也大都是小功率放大器，比如2.4 GHz藍牙信號放大器。板級集成通常屬于組裝工藝，取平面布局，大功率放大器加入后，加上必要的熱管理機構和外圍電路，通常占用的PCB板面積和射頻端體積較大。

在3D封裝集成的大勢下，加之超高頻陣列中射頻封裝SWaP（Size，Weight and Performance，即尺寸、重量和性能）的綜合要求，包括收發天線、接收通道和發射通道的完整射頻前端（RF Front End）的封裝集成發展需求迫切，一體化集成趨勢顯著。從典型應用看，如毫米波面陣的瓷片式（共形）射頻前端子陣，收、發通道的小信號和大信號器件在3D微納封裝結構中的集成是大勢所趨。這意味著大信號放大器在射頻3D封裝的微納結構中與小信號器件共存，彼此物理間距將達到100 nm量級或以下?，F在，已經出現包含有移相器、低噪聲放大器和功率放大器的完整3D集成瓦級射頻前端單元，其尺寸已經達到2.5mm×2mm×0.46mm，質量是12.9 mg［1］。

2.3信號：多種信號混合集成

面向未來應用的多功能綜合集成要求，如移動通信的載頻聚合和MIMO（多輸入、多輸出），雷達探測、電子戰、通信以及定向能的綜合等，必然會引發和推動射頻封裝中多種信號的混合集成。

以應用環境和功能集成看，完整的射頻前端封裝集成同時也是多種信號的混合集成。以頻率分，有低頻信號（如電源信號）、高頻信號（微波、毫米波、太赫茲）乃至光信號；以功率分，有多種器件的小功率、中功率和大功率信號；以信號屬性分，有模擬信號和數字信號（模數混合信號，如A/D、D/A）；以物理場分，主要有電磁場、熱場和應力場。

與傳統、平面和單一射頻器件封裝集成不同的是，不同功率、不同頻率和不同屬性的多種信號與多種強度不一的物理場，在射頻封裝3D空間中混合作用。

2.4工藝：硅中道工藝（MIDDLE END）

2013年，國際半導體技術路線圖組織針對超越摩爾和延續摩爾的發展格局，對融合系統芯片（SoC）和系統封裝（SiP）的更高價值系統做了技術概述，其物理架構是：

·結構：2.5D；

·集成內容：在硅中介層上集成處理器、射頻器件、存儲器和MEMS。

·集成基板：硅中介層（Interposer）［2］。

以其集成的器件功能看，2.5D結構中集成了傳感（射頻接收）、信號處理和執行（射頻信號發射），這實際上是廣泛意義上的射頻微系統，已經在諸如移動終端和物聯網（IOT）等移動射頻前端上有廣泛應用。

2.5D結構在當前技術基礎上比較實際可行，技術手段可以支撐并實現，對比完全3D，盡管過渡性質比較明顯，但是面向比傳統射頻封裝更高的SWaP要求，是向完全3D結構演進的必經之路或曰起點。

從目前工藝技術發展對2.5D的支撐看，圓片級封裝（WLP）是比較實際可行的主流技術，可以支撐封裝結構從2.5D向3D的演進。與傳統射頻封裝技術相比，WLP工藝絕大部分屬前道工藝（Front End）范疇，而其任務屬性卻屬于傳統意義上的后道（Back End）封裝，這也是目前國際上正在形成的中道工藝（Middle End）的區劃。

對于射頻封裝，中道工藝是與傳統射頻封裝工藝相比最具差異性的分水嶺。從最樸素的技術要求看，如超短節距、超高互聯精度等，以LTCC絲網印刷為特征工藝的傳統射頻封裝，演進或者躍升到以圓片前道工藝為主的中道工藝（如圓片級封裝）已經是趨勢所在。

3　先進射頻封裝技術面臨的挑戰

3.1結構性挑戰

盡管現在超過20層直接堆疊大容量存儲器已成為現實，但畢竟是同質堆疊，以目前技術能力看，構建射頻前端多種芯片直接異構堆疊已經出現（見圖1，為演示驗證目的），但大規模生產技術尚未成熟，因此，從2.5D逐步演進至完全3D較為實際可行。從技術現狀和發展看，這兩種結構都存在普遍的技術挑戰——結構穩定性。

相對于同質堆疊，影響異構2.5D和3D結構穩定性的因素較復雜，以來源歸類，基本可概括為材料、器件和工藝，統一表現為對結構的應力作用。

在材料層面，砷化鎵、氮化鎵、磷化銦等材料與硅（主要是硅中介層，即Interposer）相互之間存在不同程度的熱膨脹系數（CTE）失配，這是目前限制這些器件直接堆疊的一大原因。而且，由此導致的熱應力威脅了結構穩定，在超薄芯片集成和大功率器件工作時，后果更為惡劣，可能導致結構解體。因此，在難以直接堆疊的前提下，基于硅中介層的多種芯片封裝集成將會長期存在和發展［3］。盡管如此，由不同材料CTE失配導致的結構不穩定性因素依然存在，只不過是首先作用于中介層，然后通過中介層作用于整個結構。值得注意的是，CTE失配產生的作用是雙向的，一方面影響到結構，另一方面也反作用于器件，如在較為典型的射頻圓片級封裝中，失配造成硅中介層中所埋置的磷化銦芯片的過應力損毀。

美國諾格公司基于完全3D圓片級封裝集成技術的射頻T/R模塊見圖1，分別由銻基化合物HEMT低噪聲放大器+磷化銦HBT功率放大器與數字控制電路+砷化鎵HEMT移相器和開關等3個功能層堆疊。從圖示可以看出，層與層之間加入了應力匹配環（黃色部分，兼鍵合接合材料）［1］。

圖1　基于完全3D圓片級封裝技術的射頻T/R模塊（美國諾格公司）

在器件層面，功率器件是結構性影響的主要因素，其工作時的高熱引發熱應力沖擊造成結構缺陷、失效和損毀。在熱管理技術尚未實現重大突破的技術條件下，這一問題對于先進射頻封裝的影響力是最大的。從實際應用看，射頻功率器件的功率附加效率（PAE）其實并不高，即使是氮化鎵功率管，在實際工作時PAE一般是40%以下，這也就意味著有超過50%的直流功耗將變成熱功耗。因此，若沒有非常高效的熱管理機制，先進射頻封裝微納結構中的功率器件對結構的影響將是致命的。

圖2　基于硅中介層的2.5D射頻封裝

圖2為基于硅中介層的2.5D射頻封裝［4］。從產業角度看，基于射頻功能器件材料屬性、頻率特性和熱特性等原因，2.5D構架是現階段技術可支撐并實現的，且具備商業應用可接受的成本預算。

在工藝層面，以WLP技術為代表看，工藝對結構產生的影響主要作用于兩個層面，一是硅中介層，二是整體結構。中介層是組成整體結構的功能單元層，因此，中介層結構的穩定程度會影響到整個封裝結構。中介層工藝中的多種工藝，如集成無源器件（IPD）的內埋、多種功能器件埋置和嵌入、傳輸線的電鍍加厚、介質和鈍化層生長以及光波導介質生長等，本質上都是異構的，在中介層中引發了多種結構性物理參數的失配。如果沒有有效的匹配和緩沖機制，這些失配除直接導致中介層工藝半途終結外，也同時會在中介層中產生并留存結構性隱患，在過應力時破壞中介層和整體結構。中介層對于整體結構的作用主要通過層-層鍵合界面和TSV互聯施加，在3D結構成型過程中首先表現，并在工作時加劇。由于不同功能中介層的工藝不同，如高溫工藝的有無，因此，也存在層-層之間多種結構性物理參數的失配問題。另外，與存儲器堆疊不同的是，TSV在3D結構中還需傳輸和傳導大信號和熱，工藝要求與常規區別較大，如填孔材料、孔徑、密度等，這些也將直接影響到整體結構的穩定，如在強熱障存在時，破壞性作用突出，甚至會引發中介層開裂和整體封裝結構裂解。在超薄圓片工藝發展要求下，中介層和功能芯片超薄化都將激化和惡化上述失配，在多強場環境下，對整體結構的影響更甚。

3.2熱管理挑戰

從完整的射頻前端發展要求看，接收通道和發射通道的一體化封裝集成是必然，相對于傳統板級集成，發射通道上功率器件的集成是其完整性表征，是對封裝嚴酷的技術挑戰。

對于小功率射頻前端的封裝，比如移動終端射頻前端，其發射通道的功率通常在2～3 W左右，在封裝熱管理能力方面，QFN這類塑料封裝能力足夠，LGA則更強。但是，中大功率器件的封裝集成，特別是大功率器件，高熱引發的熱管理問題對小型化和微型化的封裝更為嚴酷，已經成為世界性的技術難題。一方面，功率芯片中的熱若不能快速導出，溝道及附近將形成熱點（Hot Spot）導致芯片燒毀；另一方面，封裝結構中熱的累積，將迅速激發熱應力生成，進而毀壞整體封裝結構。

目前，比較一致的熱管理鏈路是芯片級—封裝級—（子）陣列級，分別對應導熱—散熱—熱轉化等熱管理任務節點，已知的代表性目標是在射頻封裝這一級達到1 kW/cm2的散熱能力［5］。盡管芯片級熱管理技術已經在局部領域取得突破，比如金剛石襯底與氮化鎵功率器件的結合已經提升輸出功率超過3倍［6］，但這僅僅預示著芯片級導熱能力有所提升，實際上進一步強化了對封裝散熱能力的要求。從目前的發展看，基于微電子機械系統（MEMS）技術的微流體（Microfluidic）獲得較為普遍的認同（見圖3），測試證明已經具備高達1 kW/cm2熱流密度［7］的散熱能力。但是，以目前的技術能力看，相對于高功率芯片熱點30kW/cm2熱流密度［8］的更高散熱要求，尤其是在高可靠微納尺度MEMS微流體技術尚處于研究階段下，中大功率射頻功率器件的集成所帶來的封裝熱管理挑戰將在較長時期內存在，并在一定程度上能產生類似“一票否決”的副作用。

圖3　基于硅工藝的典型微流體

圖3為基于硅工藝的典型微流體示意圖：聚合物蓋板（Avatrell 2000 P）+硅流體溝道+底板（二氧化硅+金屬層）［9］。在此結構中，熱源層已經包含其中，并作一體化集成，體現出散熱結構與熱源的直接作用機制。

圖4洛克希德馬丁公司研制成功的微流體實物圖

圖4為美國洛克希德馬丁公司于2016年3月公開報道其研制成功的微流體［10］。尺寸為長5 mm，寬2.5 mm，厚250 μm，已經可以滿足大功率器件在器件級和封裝級集成的尺度要求和散熱能力要求。

3.3信號完整性挑戰

在先進射頻封裝的3D結構中，電信號類別多且復雜，信號的平面互聯主要由中介層上的RDL層（Re-Distribution Layer，再分布層）實現，信號的垂直互聯主要由TSV擔當，多種電信號在3D微納結構中形成較為復雜的電磁環境，由于三維結構中多個層面物理尺寸的縮微、大功率射頻信號的存在和數字信號處理芯片信號的低電平化，信號串擾（Crosstalk）引發的信號完整性問題較常規板級集成更為突出。

一方面，典型數字信號處理系統芯片（SoC）的工作電壓已經降至0.5 V量級，而氮化鎵功率芯片的工作電壓通常在28 V、48 V甚至65 V，在射頻封裝3D微納結構中，若沒有良好的隔離機制，高達65 V的偏置電壓和工作電路足以形成對0.5 V工作的數字芯片和信號電平的強電場干擾，產生誤工作和噪聲干擾（見圖5）以及信號亂碼。

圖5　美國諾格公司3層結構圓片級封裝T/R模塊噪聲［11］

另一方面，如果沒有良好的隔離和屏蔽機制，大功率射頻放大器工作時所產生的微波輻射，尤其是在微納尺度結構中，也是導致信號串擾的主要來源，對于低電平的數字信號或者存儲器，所產生的強微波輻射作用將導致信號的誤操作，在數字電路芯片進一步低電壓、低信號電平工作、大功率器件必須高電壓工作的沖突下，這一挑戰將變得更加嚴峻并將長期存在。

3.4工藝挑戰

以圓片級封裝為典型，先進3D射頻封裝工藝平臺主要由中介層、TSV和鍵合三大工藝模塊組成。相對于常規射頻封裝工藝，比如LTCC，先進3D射頻封裝工藝平臺代表了射頻封裝工藝平臺的大幅度躍升，最為突出的特征是封裝的前道工藝化，也即上述的中道工藝。對于以LTCC為代表的傳統平臺，這種躍升是顛覆性的，形成了對傳統平臺的最大挑戰：絲網印刷—步進光刻；50 μm特征尺寸—0.5 μm特征尺寸；共燒—鍵合；貼片/燒結—埋植/鍵合；平行縫焊—硅帽鍵合。從射頻要求出發，上述三大工藝模塊也存在挑戰。

中介層工藝：中介層材質目前主要有硅和玻璃，玻璃在局部射頻性能方面較硅稍好，但在工藝可移植性、技術成熟度和制造成熟度方面則是硅勝出。目前，以集成的內容劃分，中介層技術已經初步形成四代（見表1），以特征尺寸分，基本上可以分為3個特征工藝：標準、改善、先進（見表2）。中介層大部分工藝與現有的硅前道工藝一致，但由于多種器件集成要求，如砷化鎵、氮化鎵、磷化銦、IPD等，因此異構工藝的挑戰突出。一方面，多種芯片在中介層中埋置/置放精度提高是一大困難，且同時影響到與RDL的互聯對準精度，對于微波傳輸線性能影響突出；另一方面，上述化合物半導體芯片的互聯通常是金體系的，以電鍍加厚，如傳輸線等，這與硅中介層互聯銅體系、硅鍺芯片鋁系等存在工藝兼容和匹配問題，甚至還存在金屬系不同引發的可靠性問題。

表1　中介層代系劃分［12］

表2　基于TSV中介層技術特征（單位/μm）［13］

TSV工藝：TSV工藝是3D射頻封裝的特征工藝，盡管在諸如大容量存儲器堆疊工藝中應用廣泛且成熟，但是，一般的TSV在大功率信號和熱等強物理場作用下，電過應力和機械過應力問題突出，加之惡劣和極端環境工作要求，氣密性等可靠性挑戰突出，因此，對射頻封裝的TSV工藝，應用適應性增強且優化技術難度較高。

鍵合工藝：鍵合工藝目前已經有多種形式，圓片-圓片鍵合是目前可見到的大規模鍵合形式。對于基于圓片級封裝平臺的3D射頻封裝，圓片鍵合是在圓片級形成真正3D結構的成型工藝。限于工藝能力，鍵合工藝目前對準精度在微米量級，相對于步進光刻工藝所達到的納米精度，無論是芯片與圓片還是圓片與圓片鍵合，鍵合工藝在2D方向上的對準精度提升有些滯后，影響了3D結構精度；此外，硅帽鍵合在強熱場和極端惡劣工作環境“內外夾擊”下的氣密性還是一項綜合性的挑戰，對鍵合界面提出更高要求，況且，如果要求在硅帽上表面制備天線和穿過硅帽的TSV，工藝及可靠性挑戰則更為嚴酷。

4　結束語

傳統LTCC技術的管殼到以硅基中道工藝為平臺的先進射頻封裝的躍升，是先進射頻封裝多功能集成和更高密度信號集成的需要。在這一過程中，挑戰是多方面的。從應用和先進射頻技術發展要求來看，在較長一段時期，基于圓片級封裝的2.5D和完全3D封裝集成是先進射頻技術發展的平臺支柱，而分析和應對挑戰是平臺發展的必經過程。

［1］Patty Chang-Chien.Northrop Grumman Aerospace Systems，Wafer-scaleAssembly&HeterogeneousIntegration Technologies for MMICs［C］.IMS 2012 3D Integrated Circuit Workshop，16.

［2］Paolo Gargini.Challenges and Options for the Semiconductor Industry in the 21st［C］.Semicon，Japan，2013.54.

［3］Paolo Gargini.Challenges and Options for the Semiconductor Industry in the 21st［C］.Semicon，Japan，2013.62.

［4］Ho-Ming Tong.3D ICs:The Next Revolution［R］.GM& Chief R&D Office Group R&D December，ASE GROUP，2009.22.

［5］Defense Advanced Research Projects Agency［R］.Department of Defense Fiscal Year（FY）2017 President's Budget，Defense-WideJustificationBookVolume1of1，Submission February 2016.188-189.

［6］Submission February 2016，Defense Advanced Research Projects Agency［R］.Department of Defense Fiscal Year （FY）2017 President's Budget，Defense-Wide Justification Book Volume 1 of 1.189.

［7］m.lockheedmartin.com/us/innovations/030716-webt-ice-cooldarpa.html［EB/OL］.

［8］Defense Advanced Research Projects Agency［R］.Department of Defense Fiscal Year（FY）2017 President's Budget，Defense-WideJustificationBookVolume1of1，Submission February 2016.189.

［9］Yoon Jo Kim，Yogendra K Joshi，Andrei G Fedorov，Young-Joon Lee，Sung-Kyu Lim.Thermal Characterization of Interlayer Microfluidic Cooling of Three-Dimensional Integrated Circuits With Nonuniform Heat Flux［J］.Journal of Heat Transfer，2010，132（4）:2.

［10］M lockheedmartin.com/us/innovations/030716-webt-icecool-darpa.html［EB/OL］.

［11］PattyChang-Chien.NorthropGrummanAerospaceSystems，Wafer-scaleAssembly&HeterogeneousIntegration TechnologiesforMMICs［C］.IMS 2012 3D Integrated Circuit Workshop.17.

［12］M Juergen Wolf Fraunhofer IZM.European 3D TSV Summit［C］.Grenoble，January 22-23，2013 3D Integration Technologies Enabling System in Package Solutions.13.

［13］M Juergen Wolf Fraunhofer IZM.European 3D TSV Summit［C］.Grenoble，January 22-23，2013 3D Integration Technologies Enabling System in Package Solutions.12.

The Challenges Confronting the Development of Advanced RF Packaging Technology

XIA Yunan，CHEN Yuning，XU Liqing，DAI Zhou，LI Huaxin，CHENG Kai
（Nanjing Electronic Devices Institute，Nanjing 210016，China）

With rapid development and wide application of RF technology，requirements of higher functional integration，higher RF power and frequency，lower cost are now pushing the RF packaging technology to involve 3D packaging，high power RF devices integration，multi-signal hybrid integration and middle-end process platform.Thus emerging out are challenges such as package structure，thermal management，signal integrity and process.

RF；interposer；3D package；GaN

TN305.94

A

1681-1070（2016）05-0001-06

2016-3-22

夏雨楠（1966—），女，重慶人，工程師，主要研究方向為射頻器件封裝，現在南京電子器件研究所從事射頻器件封裝工藝研發工作。