基于FPGA的多速率信號處理系統的設計

徐濤

（北京化工大學 信息科學與技術學院，北京100029）

基于FPGA的多速率信號處理系統的設計

徐濤

（北京化工大學 信息科學與技術學院，北京100029）

多速率信號處理系統是數字上變頻處理的核心技術之一。多速率信號處理技術在解決匹配信號數據速率和保持傳輸信號波形有著明顯優勢。本文介紹一種利用基帶成形濾波器和多級半帶插值濾波器組成的多速率信號處理系統。 通過FPGA設計系統，利用modelsim仿真驗證系統，得出結論，設計的多速率信號處理系統滿足信號速率匹配和保持傳輸信號波形的設計要求。

多速率信號處理；基帶成形濾波器；半帶濾波器；FPGA

多速率信號處理技術是上世紀70年代提出的，該技術是數字信號處理領域的重要研究方向，尤其是在軟件無線電的數字中頻處理中有著廣泛應用[1-2]。往往在數字中頻處理模塊中，需要對系統的傳輸速率進行改變，匹配基帶和射頻之間采樣速率的的不同。而多速率信號處理技術一般利用對信號的插值和抽取改變傳輸信號的采樣頻率，滿足傳輸系統對信號數據速率的要求[3]。

針對目前信號對于傳輸速率和帶寬的更高要求，FPGA的靈活可編程性和實時處理的特性，更加符合多速率信號處理的設計要求[4]。但在傳統的多速率信號處理技術一般使用高階插值濾波器實現，往往無法保證傳輸信號的良好頻帶波形和占用大量邏輯資源[5]。文中設計的多速率信號處理系統是由基帶成形濾波器和多級半帶濾波器組成，可以保證傳輸信號頻帶波形，降低濾波器階數，節省邏輯資源。

1 系統總體概述

多速率信號處理系統的組成框圖如圖1虛線部分所示。該系統由基帶成形濾波器和插值濾波器組成?；鶐С尚螢V波器對基帶帶寬范圍進行限制，使得基帶信號保持良好的頻譜帶寬特性，本設計采用升余弦FIR濾波器作為基帶成形濾波器[6]。根據系統采樣頻率的不同要求，設計插值濾波器適應系統對采樣頻率的要求，利用多級插值濾波器來節省硬件資源消耗和加快計算速度。一級半帶插值濾波器可以使采樣頻率發生2倍變化，所以本系統采用多級半帶濾波器完成采樣頻率的2N的變化。通過DAC模塊將多級插值濾波器的輸出轉換為模擬量，提供給后續射頻模塊。

圖1 多速率信號處理系統框圖

2 系統設計

本系統以FIR濾波器為基本設計模型，根據各個濾波器所需要的采樣頻率、通帶截止頻率和阻帶起始頻率等參數，利用matlab的濾波器設計工具箱（FDAtool：Filter Design&Analysis TOOL）仿真得到符合系統要求的各個濾波器系數[7-8]。通過Xilinx公司的Vertex6的FPGA完成對多速率采樣系統的設計實現。其中基帶成形濾波器采用升余弦濾波器，是由FPGA內部的移位寄存器和累加器實現。插值濾波器采用半帶插值濾波器，利用Xilinx公司提供的FIR編譯器的IP核實現。

2.1 基帶成形濾波器

在基帶信號傳輸過程當中，由于頻譜范圍較大，為了使傳輸信號在限定帶寬范圍內傳輸，所以需要對頻譜帶寬進行限制?；鶐С尚螢V波器在解決這類問題時，有著明顯優勢。

2.1.1基帶成形濾波器原理

直接對頻譜帶寬進行限制，這種方法會加入碼間干擾和符號間干擾，增加誤碼率。利用理想的低通濾波器進行抽樣，可以避免碼間干擾和符號間干擾。但在實際中無法實現理想低通濾波器，一般利用升余弦低通濾波器作為基帶成形濾波器對信號進行成形濾波，以避免碼間干擾和符號間干擾，提高頻帶利用[9]。升余弦低通濾波器傳遞函數如公式1所示：

升余弦濾波器的沖激響應如式（2）所示：

根據升余弦濾波器的傳遞函數可得，α值越小，頻帶的截止邊沿越陡峭，頻譜的有效利用越高[10]。升余弦濾波器的有效帶寬為：

式（3）中，RS為碼元速率，RS=1/T，T為周期時間。B為有效帶寬。由（3）可知，可以利用滾降因子和碼元速率設計濾波器的有效帶寬。濾波器阻帶衰減一般n階濾波器的阻帶衰減滿足公式（4）：

2.1.2 基帶成形濾波器實現

根據式（2）、（3）、（4），在MATLAB中利用基帶成形濾波器的傳遞函數、滾降因子和有效帶寬仿真得到濾波器系數，利用該系數在FPGA中實現設計的濾波器?；鶐С尚螢V波器在FPGA中的實現框圖如圖2所示。

圖2 基帶成形濾波器實現框圖

升余弦濾波器由雙端口RAM、移位寄存器和累加器組成[11]。根據FPGA的硬件資源特點，通過圖2虛線框中的雙端口RAM存儲輸入數據data，并通過讀寫地址的控制，使得數據可以按位移動。為了節省FPGA中的邏輯單元，將移位寄存器設置為靜態數組存儲器，即進入到升余弦濾波器的數據按照順序循環寫入。對進行處理的數據，首先記錄當前地址，然后寫入下一個存儲地址的數據，確保此時存儲器讀入的數據為最新寫入的數據。移位寄存器存儲濾波器系數，同時將升余弦濾波器的系數C設置為滑動濾波系數，依次對數據進行濾波處理。

2.2 半帶插值濾波器

半帶濾波器適合成二的冪次方倍內插，而且計算效率高。一級半帶濾波器可以完成2倍內插或者抽取，可以利用N級半帶濾器完成2N倍采樣頻率的變化，N為內插因子。

2.2.1 半帶濾波器原理

半帶濾波器的頻率響應應當符合如式（5）所示的關于FIR濾波器的關系[12]

式（5）中：ωA為通帶截止頻率；ωC為阻帶起始頻率；δP為通帶波紋；δS為阻帶衰減。由式（5）可知，半帶濾波器阻帶衰減和通帶截止寬度一樣，且通帶波紋和阻帶波紋也相等[13-14]。

半帶濾波器的時域沖激函數h（k）如式（5）所示：

根據式（6）可得，h（k）只有在k=0處，不為0；在其他點為偶數值的時域都為0。這樣利于半帶濾波器對數據進行采樣處理，計算量可以節省一半[15]。

2.2.2 半帶插值濾波器設計

多級半帶插值濾波器在FPGA中的設計框圖如圖3所示，采用多級半帶插值濾波組級聯形式，每一級半帶插值濾波器都是由ISE軟件提供的FIR編譯器的IP核實現。第一級半帶插值濾波的輸出數據作為第二級半帶插值濾波器的輸入數據，以此類推。根據2.2.1中介紹，一級半帶插值濾波可以提高2倍的信號采樣頻率，利用多級半帶插值濾波實現對處理信號的數據速率的二的冪次方倍的提高。

圖3 多級半帶插值濾波器

圖4為FIR編譯器的IP核原理圖。根據每一級半帶插值濾波器調用相同的FIR編譯器的IP核，由于濾波器系數不同，則IP核的配置也不同。但每一級半帶插值濾波器的指示信號控制方式相同。在圖4中，CE和SCLR分別為使能和同步清除信號，利用這兩個信號共同控制系統的初始化。ND為新數據標記信號，RFD為準備好接收數據信號，這兩個信號共同為高電平時，數據才能輸入通過DIN端口進入到濾波器。RDY為輸出數據準備信號，當RDY信號為高電平時，數據通過DOUT端口從濾波器輸出。

圖4 FIR編譯器IP核

3 實驗結果與分析

根據上述的基于FPGA的多速率信號處理系統設計的介紹，本實驗利用一組偽隨機信號作為基帶處理信號，完成基帶成形濾波器和插值濾波器的實驗任務，驗證本系統的設計性能。

本實驗采用0、1隨機產生的偽隨機序列作為基帶處理信號，本系統設計的基帶碼元速率為500 kHz。對該偽隨機序列完成基帶成形，將偽隨機序列的采樣頻率進行4倍插值，采樣頻率由原來的500 kHz，插值為2 000 kHz。

根據式（2）可得，基帶成形濾波器的滾降系數為0.23。根據公式（6）可得，阻帶衰減為60 dB，窗函數采樣凱撒窗，階數為20階。第一級半帶插值濾波器的采樣頻率為500 kHz，內插因子為4，半帶濾波器的級聯數為2。根據式（6）可得，第一級和第二級半帶插值濾波器的阻帶衰減分別為40 dB和80 dB。窗函數采用凱撒窗，階數為33階。

本設計利用Xilinx公司的Vertex6為主芯片的FPGA實現多速率采樣系統，通過Modelsim SE 6.5仿真分析，圖5為多速率信號處理系統的仿真圖。其中clk為工作時鐘，頻率是2 000 kHz，send_01_data為發送的0和1偽隨機序列，baseband_shape_filter為基帶成形濾波器，first_hb_filter和second_hb_filter分別為兩級半帶插值濾波器。

由圖5可知，經過基帶成形濾波器，對輸出波形進行限制，使得各個濾波器的輸出波形保持波形不變。系統時鐘clk為2 000 kHz，基帶成形濾波器不會改變采樣頻率，其輸出采樣頻率依然為500 kHz。而經過一級半帶插值濾波器采樣頻率為輸入采樣頻率的兩倍，兩級半帶濾波器的輸出采樣頻率分別為1 000 kHz、2 000 kHz。根據實驗可知，本測試結果符合實驗要求，證明設計的多速率信號處理系統的正確性。

圖5 多速率信號處理系統仿真圖

4 結束語

文中針對多速率信號處理技術提出了一種設計與實現方法，采用matlab的FDAtool工具箱仿真得到濾波器系數，再利用 Xilinx公司的 Vertex6的FPGA設計開發系統。經過實驗分析，基帶成形濾波器使得基帶信號具有更為良好的信號波形，其輸出通過多級半帶插值濾波器完成對基帶信號的采樣頻率冪次方的改變，提高系統傳輸數據速率。本文提出的多速率信號處理系統滿足保持傳輸信號良好波形和匹配模塊數據速率的設計要求。

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Design of multi-rate signal processing system based on FPGA

XU Tao
（College of Information Science and Technology，Beijing University of Chemical Technology，Beijing 100029，China）

Multi-rate signal processing system is one of the core technology of digital up conversion processing.Multi-rate signal processing techniques in solving the match signal data rate and maintaining the transmission signal waveform has obvious advantages.This paper describes a multi-rate signal processing system which uses baseband shaping filter and multi-level half-band interpolation filter.By FPGA design system，using modelsim simulation system，concluded that，multi-rate signal processing satisfies systems signaling rate matching and maintain the transmission signal waveform.

multi-rate signal processing；baseband shaping filter；half-band filter；FPGA

TN713

A

1674－6236（2017）10-0170-04

2016-04-17稿件編號：201604175

徐 濤（1990—），男，寧夏銀川人，碩士研究生。研究方向：移動通信技術，信號處理。