A320飛機機載RMP模擬器設計

王凱 崔海青 郭官朋

關鍵詞： 無線電管理面板; 模擬器設計; Verilog HDL; MC8051IP核; 現場可編程門陣列; ARINC429

中圖分類號： TN710.9?34; V243.1 ? ? ? ?文獻標識碼： A ? ? ? ? ? ? ? ? ? ? ? ? ?文章編號： 1004?373X（2019）14?0005?04

Design of airborne RMP simulator for A320 aircraft

WANG Kai， CUI Haiqing， GUO Guanpeng

（College of Electronic Information and Automation， Civil Aviation University of China， Tianjin 300300， China）

Abstract： How to realize the design of A320′s airborne radio management panel （RMP） is mainly expounded in this paper. The airborne RMP of the A320 consists of four parts of encoding， decoding， receiving and sending. Taking the FPGA as the main control chip， the element instantiation is conducted for the MC8051IP Core by using the Verilog HDL， and the functions such as encoding， decoding and display of the RMP are realized by using the C language. The receiving module and sending module of the ARINC429 are realized by using the Verilog HDL and analog circuit， so as to realize the functions of receiving and sending 32?bit ARINC429 frequency words for the RMP. The test results show that the system can realize the basic functions of the RMP.

Keywords： RMP; simulator design; Verilog HDL; MC8051IP Core; FPGA; ARINC429

0 ?引 ?言

本課題設計的基本目標是使RMP（無線電管理面板）能夠實現對機載無線電設備的基本管理，能夠發送32位頻率字，實現無線電設備的調諧。本課題主要參考RMP的CMM[1]（部件維護手冊），使用模擬電路和FPGA，并且使用MC8051IP Core（知識產權核）完成編碼和解碼等工作，以此設計出RMP模擬器。相比之前的RMP，本課題所設計的RMP處理電路采用以FPGA為基礎的微處理硬件技術，FPGA具有高可靠性和高處理速度的優勢[2]。以FPGA為基礎的RMP使得零件數量減少，機載設備的質量減輕，系統的復雜性降低，提高了系統的可靠性、處理速度和能力。

1 ?功能需求

RMP是一個集成無線電頻率控制組件，用于控制無線電通信設備和無線電導航設備，RMP的首要功能是進行無線電頻率傳輸。當按鈕被按下選擇一個無線電通信系統時，起作用的和當前的頻率被顯示在頻率窗口，并且可以用旋鈕改變顯示在STANDBY窗口的頻率，而以輸入的最新數據作為當前新的頻率?？傮w功能如圖1所示。

圖1中以A320的RMP為例，列出了與其通信的無線電系統，如VHF（甚高頻收發機）、HF（高頻收發機）、ILS（儀表著陸系統）、VOR（甚高頻全向信標）、DME（測距機）和ADF（自動定向機）。

2 ?通信協議

ARINC429總線采用串行差分方式傳輸，接收發送相互獨立，傳輸距離較遠，抗共模干擾強，而且數據豐富、精度高、技術簡單成本低[3]。其可以多個接收端和只有一個發送端，發送32位的頻率字和大于或等于4個碼元周期的空狀態，并且分為高速100 Kb/s和低速12.5 Kb/s，介質為雙絞屏蔽線。傳輸信號的調制方式是雙極性歸零碼[4]。ARINC429信號如圖2所示。

3 ?系統結構

RMP系統圖如圖3所示。由圖3可知，RMP由編碼器、解碼器、發送器、接收器和數碼管鍵盤旋鈕等組成。編碼器和解碼器主要在MC8051IP Core上以C語言的形式實現，發送器和接收器以Verilog HDL[5?6]實現，通過ARINC429將總線數據傳到無線電設備，并且實現無線電設備的調諧。通過鍵盤選擇需要調諧的機載無線電設備，當選定好無線電設備后，LCD1602顯示的STANDBY窗口跳轉到選擇的系統，通過旋鈕選擇調諧頻率;然后將選擇好的機載設備的LABEL位和調諧頻率經過編碼器編成32位的ARINC429頻率字，經過發送器發送出去;當接收器接收到返回的調諧頻率時，與調諧設備的LABEL位和發送的數據相同則設備調諧成功，并顯示在LCD1602上。

4 ?模塊實現

4.1 ?ARINC429發送模塊設計與實現

4.1.1 ?ARINC429發送模塊原理

ARINC發射模塊的作用是將FPGA產生的數據轉化為定義的電信號格式?？偩€是由A，B兩路組成的差分信號，并且為雙極性歸零碼。當數據為1時，A線輸出高電平，B線輸出低電平;當數據為0時，A線輸出低電平，B線輸出高電平。再經過兩個減法器形成差分信號輸出，A?B時，當數據為1，減法器輸出為5 V，當數據為0，減法器輸出為-5 V;B?A時，當數據為1，減法器輸出為-5 V，當數據為0，減法器輸出為5 V，以此形成雙路的差分信號[7]。

發送原理圖如圖4所示，從FPGA接收到SA和SB兩路數據后，先經過積分器使其能滿足上升下降沿的要求，然后經過兩路減法器（SA?SB和SB?SA）形成差分信號，最后經過射極跟隨器以提高帶負載能力。

4.1.2 ?Verilog HDL設計

ARINC429的收發速率包括100 Kb/s和12.5 Kb/s。本次設計能夠以12.5 Kb/s的速率發送ARINC429數據字，數據字之間能夠插入4位碼元周期的空閑時間，其中發送模塊Verilog HDL設計包括分頻器、數據緩存器、狀態寄存器等。

對于分頻器，由12.5 Kb/s的通信速率可以求得每個碼元周期為80 μs，因此時鐘的周期為40 μs。由此得到分頻率器的分頻比為1 999。由于程序采用了16倍的分頻，因此最終的分頻比為124。

數據緩存器用于緩存從編碼器傳輸過來的32位頻率字。

狀態寄存器由6個狀態組成，分別是FREE，REQU，WAIT，GETD，SEND及NULL。狀態寄存器的工作過程為當發送模塊處于FREE狀態時，其不向外發送信號，對數據緩存是否已經有32位并行數據輸入進行檢測，當數據緩存器有32位并行數據輸入時進入REQU狀態，數據緩存器將數據傳送給該模塊后，進入WAIT狀態，接收完數據后進入GETD模式，當數據和時鐘都已經發送完成后，進入NULL狀態，NULL狀態向外發送4個空白的碼元周期，發送完后轉為下個發送周期。發送器狀態圖如圖5所示。

當數據緩存器接收到編碼器傳輸過來的數據時，狀態機開始循環，不斷向外發送32位頻率字，直到下一組數據的到來，再轉為發送新到來的數據。

4.2 ?ARINC429接收模塊設計與實現

4.2.1 ?接收模塊原理

接收模塊接收到差分信號后，先用減法器提取出差分信號的數據，然后用兩路比較器將差分信號輸出的數據與0電平進行比較，并將其轉換為A和B兩路的單極性歸零碼。

接收模塊原理圖如圖6所示，ARINC429接收模塊由減法器、比較器組成。當傳輸NULL時，HI_in和LO_in輸入都為0電平，經過減法器和比較器輸出為低電平;當傳輸0時，HI_in輸入-5 V，LO_in輸入+5 V，經過減法器和比較器后，A輸出低電平，B輸出高電平;當傳輸1時，HI_in輸入+5 V，LO_in輸入-5 V，經過減法器和比較器后，A輸出高電平，B輸出低電平。

4.2.2 ?接收模塊Verilog HDL設計

為了提高傳輸的正確性，對每個碼元周期進行8位采樣，前半部分和后半部分各采樣4次，4個采樣的數據進行比較，若4個采樣數據都是相等，說明傳輸是正確的。當A連續采樣4次都為1，并且B連續采樣4次都為0，則此次傳輸數據為1;反之當A連續采樣4次都為0，并且B連續采樣4次都為1，則此次傳輸數據為0;當A與B均為0，認為傳輸的數據位為null。

接收模塊的分頻器設計與發送模塊分頻器設計相當。狀態寄存器[8]包括的5個狀態，分別是IDLE，RECV，TEST，SEND，WAIT，如圖7所示。當ARINC429總線上沒有數據輸入時處于IDLE狀態，當總線有數據輸入時，進入RECV狀態，然后在下一個時鐘周期轉入等待狀態，并且用8個時鐘延時來避免重復接收數據，當8個時鐘延時完成之后進入TEST狀態檢測空白字，當檢測32位的數據奇校驗正確時進入發送狀態，將發送標志置位為高電平。

4.3 ?C程序設計與實現

4.3.1 ?MC8051IP Core

MC8051IP Core使用Verilog HDL硬件描述語言對其進行元件化，增加了鎖相環，ROM，RAM和RAMX，以此組成最基本的51單片機[9]。使用Verilog進行元件例化可以簡單且方便地對ROM和RAMX的存儲空間進行訪問。FPGA通信使用的是并口通信，通過MC8051IP Core，用C語言實現編碼器、解碼器、LCD顯示，降低編程的難度。MC8051IP Core內部ROM， RAM， RAMX和鎖相環連接圖如圖8所示。

4.3.2 ?編碼器設計與實現

編碼器原理是根據編碼旋鈕給出的頻率和鍵盤選擇的系統，按照ARINC429協議，將頻率按照選擇系統的LABEL位編成32位的頻率字，并將其發送給FPGA。作用是將無線電通信系統需要調諧的頻率編成ARINC429頻率字，并由MC8051IP Core發送到FPGA。由鍵盤選擇需要調諧的系統，由LABEL位進行區分，對應編碼如表1所示。

鍵盤選擇系統后由旋鈕選擇頻率，根據LABEL位將BCD放入到32位頻率字中，根據不同的LABEL位，用switch語句來選擇不同的編碼，不同系統的頻率的BCD在32位頻率字中位置有所不同，并且SDI也不同。編碼完成后由MC8051IP Core傳輸到FPGA。

4.3.3 ?解碼器設計與實現

解碼器原理為先判斷是否是對自己發出的頻率字的回應，然后根據接收到的32位頻率字中的LABEL位，對其進行解碼，解算出其每位的BCD碼，傳輸到LCD1602進行顯示。當接收到32位頻率字時，用switch語句來選擇需要調用的解碼程序，用LABEL來判斷所接收到的系統，并對接收到的32位頻率字與發送出去的32位頻率字進行比較。當32位頻率字與發送出去的頻率字相同時，以SDI來判斷是哪個系統發送出來的，然后通過位運算符將32位的頻率字解碼成BCD的形式，傳送到LCD上進行顯示。

5 ?測 ?試

測試主要包括ARINC429電氣特性是否符合相關協議的要求，即電氣特性的指標測試;另外，RMP收發數據是否與相關的手冊一致。首先電氣特性測試主要是用示波器來測試其ARINC429總線的幅值、頻率、上升時間、下降時間等特性，是否在ARINC429總線協議所規定的范圍之內。RMP收發數據的正確性測試主要是驗證頻率的編碼是否滿足ARINC429協議[10]。以VHF編碼和解碼為例，首先測試其是否能正確地發送VHF頻率字，其次測試其是否能正確地接收并解碼顯示出來。以本文所敘述的方法完成A320飛機機載RMP模擬器的設計，并通過了電氣特性測試和收發數據正確性測試。針對具體的無線電設備，將設計好的RMP在實驗室用Collins DME700進行測試時，能成功調諧DME700并且能接收到返回的頻率字，驗證了本文所提出方法的有效性。ARINC429總線測試波形圖如圖9所示。部分數據收發測試見表2。

6 ?結 ?論

本文主要運用了普通的運算放大器、二極管、非門等器件，降低了RMP模擬器制作的成本，使用FPGA芯片縮短了開發的周期。對A320飛機機載RMP模擬器進行設計和實現，完成了編碼、發送、接收和解碼等。本文提出一種RMP的設計方法，該方法實現了RMP模擬器接收和發送數據，并且顯示在STANDBY和ACTIVE窗口，為RMP的設計提出了一種行之有效的方法。

參考文獻

[1] Airbus. Component maintenance manual 27 Airbus A320 [EB/OL]. [2016?11?19]. https：//www.docin.com/p?1789556785.html.

[2] Altera. Cyclone IV device datasheet [EB/OL]. [2014?04?12]. https：//wenku.baidu.com/view/2e5f5241e87101f69e319564.html.

[3] ARINC. Mark 33 digital information transfer system [EB/OL]. [2004?12?17]. http：//read.pudn.com/downloads111/ebook/462196/429P2?16.pdf.

[4] 樊昌信，曹麗娜.通信原理[M].7版.北京：國防工業出版社，2012.

FAN Changxin， CAO Lina. Principles of communications [M]. 7th ed. Beijing： National Defense Industry Press， 2012.

[5] 潘松，黃繼業，陳龍.EDA技術與Verilog HDL[M].2版.北京：清華大學出版社，2013.

PAN Song， HUANG Jiye， CHEN Long. EDA technology and Verilog HDL [M]. 2nd ed. Beijing： Tsinghua University Press， 2013.

[6] 夏宇聞.Verilog數字系統設計教程[M].3版.北京：北京航空航天大學出版社，2013.

XIA Yuwen. Design tutorial of Verilog digital system [M]. 3rd ed. Beijing： Beihang University， 2013.

[7] 徐捷.基于FPGA的ARINC429總線接口的設計與實現[D].南京：南京航空航天大學，2003.

XU Jie. Design and implementation of ARINC429 bus interface based on FPGA [D]. Nanjing： Nanjing University of Aeronautics and Astronautics， 2003.

[8] 崔海青，李宏，劉博，等.一種多通道ARINC429總線收發容錯方法的研究[J].現代電子技術，2013，36（6）：125?128.

CUI Haiqing， LI Hong， LIU Bo， et al. Research of transceiving fault tolerant method for multi?channel ARINC429 bus [J]. Modern electronics technique， 2013， 36（6）： 125?128.

[9] 魏騰飛.基于FPGA的8051 IP CORE設計[D].西安：西安電子科技大學，2013.WEI Tengfei. 8051 IP CORE design based on FPGA [D]. Xian： Xidian University， 2013.

[10] 馬騰達，樊智勇，王凱.大型民用飛機航電系統總線激勵技術的研究[J].現代電子技術，2017，40（8）：125?128.

MA Tengda， FAN Zhiyong， WANG Kai. Research on bus excitation technology for avionics system in large?scale civil aircraft [J]. Modern electronics technique， 2017， 40（8）： 125?128.

[11] 翟呈祥.基于FPGA的8051單片機IP核設計及應用[D].太原：太原理工大學，2007.

ZHAI Chengxiang. The design and application of IP core for 8051 single?chip microcontroller based on FPGA [D]. Taiyuan： Taiyuan University of Technology， 2007.