基于CMOS電路的序列信號檢測器的設計

?；矍?，李 茹，衛 霞

（西北工業大學明德學院信息工程學院，西安710124）

1 引言

序列信號檢測器作為一種時序數字電路中最常用到的設計之一，可以從串行的數字碼流中識別出一個指定的序列，因此在雷達、遙測、密碼認證等領域中有廣泛的應用。隨著集成電路的快速發展，互補CMOS電路在集成電路中的應用占了98%以上。靜態CMOS邏輯結構包含NMOS邏輯塊和PMOS邏輯塊，兩者互補，因此在輸入穩態時兩個邏輯塊輪流導通，電源和地之間沒有直流通路，靜態功耗幾乎為0。同時，靜態CMOS邏輯也是一種無比電路,擺幅可以達到-VDD[1]。

基于靜態CMOS邏輯電路，在此設計一款“1111”序列信號檢測器，其輸入X為串行二進制數，當串行輸入數據中連續出現四個“1”時，使其輸出Z為1。

2 檢測器設計

首先建立原始的狀態轉換圖?！?111”序列信號檢測器一共需要5個狀態：S0代表接收到0以后的狀態；S1代表接收到1個1以后的狀態；S2代表接收到2個1以后的狀態；S3代表接收到3個1以后的狀態；S4代表接收到4個1以后的狀態。原始狀態轉換圖和狀態轉換表如圖1、表1所示。

圖1狀態轉換圖

表1狀態轉換表 yn+1/Z

不論狀態處在S0～S4的哪個狀態，當輸入為0時狀態都會跳轉回到S0狀態，輸出為0；S0是接收0以后的狀態，如果輸入為1,則狀態跳轉到S1狀態，輸出為0；S1是接收1個1以后的狀態，如果輸入為1，則狀態跳轉到S2，輸出為0；S2是接收2個1以后的狀態，如果輸入為1，則狀態跳轉到S3，輸出為0；S3是接收3個1以后的狀態，如果輸入為1則狀態跳轉到S4，輸出為1；S4是接收到4個1的狀態，如果輸入為1則狀態停留在S4，輸出為1。觀察表1可以發現，S3和S4這兩個狀態，在相同的輸入作用下，有相同的輸出，而且轉換到相同的輸出，所以S3和S4這兩個狀態是等價狀態，可以合并為一個狀態[2]，從而將狀態轉換圖和狀態轉換表簡化為圖2和表2所示。

圖2簡化后的狀態轉換圖

表2簡化后的狀態轉換表yn+1/Z

時序邏輯電路的狀態是用觸發器狀態的不同組合來表示的，因此需要確定觸發器的級數n。n個觸發器一共有2n個狀態組合，要獲得M個狀態組合，必須取2n＜M≤2n。本設計中狀態個數為4，所以需要2個觸發器即可。2個觸發器一共有00、01、10和11四個狀態，需要將這四個狀態進行狀態分配。狀態分配的原則有二，一是要使得最后的邏輯圖最簡，二是多余狀態不產生死循環。因為設計中沒有多余狀態，所以不需要考慮死循環的問題，為便于按照順序進行狀態分配，令S0=00，S1=01，S2=10，S3=11。將表2中的字母形式的狀態變換為二進制形式，即得到新的狀態轉換表，如表3。狀態轉換表表示觸發器在外邊輸入作用下的狀態和輸出。狀態轉換的真值表如表4。

表3二進制形式的狀態轉換表

表4狀態轉換真值表

將輸出Q2n+1、Q1n+1放到卡諾圖中進行化簡，簡化過程如圖3所示。輸出Z不需要用卡諾圖進行化簡，因為輸出Z邏輯值為1的最小項只有一個，即Z=XQ2Q1。

圖3使用卡諾圖進行化簡

此處2個觸發器選擇邊沿D觸發器，D觸發器的特征方程[3]為Qn+1=D，卡諾圖化簡的結果就是D觸發器的輸入激勵表達式，即：

求出2個邊沿D觸發器的輸入激勵方程后，將2個觸發器連接成同步時序邏輯電路即可。此處選用集成電路設計軟件Tanner_Pro中的S-edit設計序列信號檢測器的電路原理圖并用T-spice進行仿真驗證。

3 CMOS電路原理圖設計

采用靜態CMOS邏輯電路設計“1111”序列信號檢測器，靜態CMOS邏輯中NMOS邏輯塊（下拉網絡，PDN）和PMOS邏輯塊（上拉網絡，PUN）具有互補性能，輸入為穩態時靜態CMOS邏輯門電源和地之間沒有直流通路，靜態功耗幾乎為0。靜態CMOS邏輯門由于總是實現帶“非”的邏輯，所以需要將觸發器的激勵表達式以及輸出表達式變形為帶“非”的形式[4]，即：

邏輯表達式的變換方法很多，此處選擇變換方式要考慮盡可能多地應用到公共項，上面三個輸出的邏輯表達式中都存在這個公共項，可以節省硬件資源。從前面公式可以判斷出“1111”序列信號檢測器需要用到的邏輯門有三種：CMOS兩輸入或非門、CMOS兩輸入與非門和邊沿D觸發器。

3.1 CMOS兩輸入或非門設計

為避免體硅工藝中的閂鎖效應，靜態CMOS邏輯門中NMOS管和PMOS管的襯底要進行固定的連接。NMOS管的襯底必須接地，PMOS管的襯底必須接電源電壓。靜態CMOS邏輯門當輸入是穩態時只有單邏輯塊導通，沒有直通電路，靜態功耗幾乎為0。CMOS或非門是一種無比電路，所以其輸出邏輯擺幅最大可以達到最大VDD。CMOS兩輸入或非門電路圖和仿真波形如圖4。

圖4 CMOS或非門電路圖和仿真波形

3.2 CMOS兩輸入與非門設計

CMOS兩輸入與非門中NMOS邏輯塊由兩個串聯的NMOS構成，串聯晶體管會使得輸出下降時間變長，性能變差，因此串聯晶體管的數目一般不能超過3個。PMOS邏輯塊由兩個并聯的PMOS管構成，并聯的晶體管會增加負載電容。在設計兩輸入與非門時應設計好尺寸使之達到對性能的要求[5]。兩輸入與非門電路原理圖和仿真波形如圖5。

圖5兩輸入與非門電路原理圖和仿真波形

3.3 邊沿D觸發器設計

為提高抗干擾能力和電路工作可靠性，選用上升沿觸發的邊沿D觸發器，此觸發器也具有異步清零功能和異步置位功能。采用靜態CMOS邏輯門實現邊沿D觸發器，由6個CMOS三輸入與非門交叉耦合而成。電路原理圖及仿真結果波形如圖6所示。波形信號從上到下依次為時鐘CP、異步清零端口RD、異步置1端口SD、輸入D和輸出Q和Q。從波形中可以看出，異步清零端口RD為低電平時觸發器清零，異步置1端口SD為0時觸發器置1，異步清零和異步置1端口都為高電平時，D觸發器狀態只在CP上升沿時刻才跟隨輸入D發生變化，其他時刻輸入信號的變化不會引起觸發器的狀態變化。

圖6邊沿D觸發器電路原理圖和仿真波形

3.4 序列信號檢測器設計

“1111”序列信號檢測器由兩個邊沿D觸發器、CMOS或非門和CMOS兩輸入與非門組成。采用層次化的設計思想，將設計出的邊沿D觸發器單元、或非門單元和兩輸入與非門單元進行級聯，形成序列信號檢測器的電路原理圖[6]，如圖7所示，它是在Tanner_Pro集成電路設計軟件中的S-edit電路編輯軟件中設計出的電路原理圖，然后用T-spice軟件進行瞬時分析[7-8]。

圖7“1111”序列信號檢測器電路原理圖

在T-spice中設置兩個D觸發器的初始狀態為0，仿真波形如圖8所示?？梢钥闯?，從第一個時鐘上升沿開始觸發器狀態Q2Q1轉換過程為00→01→10→11，也就是S0→S1→S2→S3。后面X繼續輸入1時，觸發器狀態保持Q2Q1=11也就是保持在S3狀態。輸入有連續4個1出現時輸出Z為1，當輸入X有0出現時觸發器的狀態返回S0，輸出Z立刻置0。

圖8“1111”序列信號檢測器仿真波形圖

4 結束語

所設計的此款“1111”序列信號檢測器可直接應用在雷達、遙測、通信系統等領域。Tanner_Pro是一整套完善的集成電路設計軟件，采用模塊化、層次化的設計思想，利用該軟件中的S-edit，設計出了“1111”序列信號檢測器的電路原理圖；電路結構選用靜態CMOS邏輯結構，也提高了電路的性能。以T-spice進行仿真驗證，所設計的序列信號檢測器可以從串行的數字碼流中識別出一個指定的序列，滿足設計預期。