一種降低時鐘鎖相環抖動的技術研究*

馮 景 ,張 繁

（1.億嘉和科技股份有限公司，江蘇 南京 210012；2.上海諾基亞貝爾股份有限公司，江蘇 南京 210037）

0 引言

隨著通信和計算機技術的發展，數據傳輸速率不斷提高，高速SERDES（Serializer-Deserializer）數據率已經達到10Gbps、25Gbps 或以上，在這些高速SERDES 系統中，都需要鎖相環為其提供工作時鐘。在數據傳輸速率提高的同時，對鎖相環時鐘抖動的要求也越來越嚴格，鎖相環輸出很小的抖動都可能造成數據傳輸的錯誤。

1 PLL 在高速SERDES 的應用

高速SERDES 是點對點的串行通信技術，在發送端由Serializer（串行器）將多路并行信號轉換成一路高速串行信號，經過傳輸介質，在接收端又由Deserializer（解串器）將一路高速串行信號重新轉換成多路并行信號。高速SERDES 接口的芯片，將參考時鐘通過鎖相環倍頻到和高速SERDES 數據率一致的時鐘，此時鐘作為發送時鐘將數據通過串行器發送出去。從傳輸介質中傳輸過來的高速SERDES 數據進入解串器，通過數據時鐘恢復電路提取出與高速SERDES 數據同源的時鐘信號，用此時鐘采樣高速SERDES 數據將其轉換成多路并行信號。

2 降低PLL 抖動的電路設計優化研究

高速SERDES 串行器內部鎖相環的參考時鐘有嚴格的要求，速率越高的SERDES 接口芯片對參考時鐘要求越高，特別是對RMS Jitter（隨機抖動均方差）要求很高。圖1 是某25Gbps 數據率SERDES 芯片的156.25MHz 參考時鐘要求，156.25MHz 時鐘是高速SERDES 源時鐘，要求RMS Jitter 不超過0.3ps。

SERDES 芯片的156.25MHz 參考時鐘要求為RMS Jitter 不超過0.3ps，上升時間、下降時間都不超過0.7ns，此方案可選用TI 公司的LMK03806 可編程超低抖動時鐘發生器輸出156.25MHz 參考時鐘，鎖相環LMK03806 芯片的時鐘抖動可以達到0.15ps 范圍內（12 kHz～20 MHz），上升時間、下降時間可達到0.2ns，滿足圖1 的高速SERDES 芯片要求。[1]

按照要求進行鎖相環電路設計，但是最初使用鎖相環LMK03806 芯片設計出來的156.25MHz 參考時鐘，相噪分析儀測量RMS Jitter 值為0.6984ps，不能滿足高速SERDES 芯片要求的不超過0.3ps，測試數據如圖2 所示，鎖相環LMK03806 芯片輸出的156.25MHz 時鐘相噪曲線包含大量的雜散噪聲。

圖1 SERDES 芯片的156.25MHz 參考時鐘要求

圖2 LMK03806 輸出的156.25MHz 時鐘RMS Jitter

為了研究清楚雜散噪聲的來源，讓156.25MHz參考時鐘滿足高速SERDES 芯片要求，對鎖相環LMK03806 電路進行分析。圖2 鎖相環輸出的156.25MHz 時鐘相噪曲線中雜散噪聲主要分布在相噪譜帶寬1Mhz 以內，這個范圍正好和電源開關頻率噪聲的范圍很近。檢查最初設計的鎖相環LMK03806 芯片電源和時鐘硬件拓撲圖，如圖3 所示，晶振輸出的25MHz 時鐘，通過時鐘驅動器分出一路25MHz 時鐘作為鎖相環LMK03806 芯片的輸入時鐘。晶振、時鐘驅動器和鎖相環LMK03806芯片的供電電源都是12V 轉3.3V 的DCDC 電源轉換模塊直接供電。

圖3 LMK03806 電源和時鐘硬件拓撲圖

12V 轉3.3V 的DCDC 電源轉換模塊和晶振、時鐘驅動器和鎖相環雖然做了電源濾波處理[2]，但是無法濾除電源紋波中的電源開關頻率分量，電源開關頻率分量再通過晶振、時鐘驅動器、鎖相環的供電接口耦合到時鐘鏈路中，導致鎖相環LMK03806 輸出的156.25MHz 時鐘RMS Jitter 超出指標要求。

針對電源開關頻率分量產生的噪聲干擾，在硬件設計上進行優化，優化后的LMK03806 電源和時鐘硬件拓撲圖如圖4 所示。DCDC 電源轉換模塊輸出3.8V 電源，3.8V 電源再通過LDO（low dropout linear regulator，低壓差線性穩壓器）轉出鎖相環使用的3.3V 電源，將鎖相環LMK03806 芯片使用單獨的LDO 供電，對DCDC 電源轉換模塊進行隔離，避免電源開關頻率噪聲影響鎖相環性能。同時，簡化鎖相環LMK03806 芯片輸入時鐘鏈路，使用無源晶體作為輸入時鐘，減少時鐘驅動器，避免長走線和電源平面噪聲影響輸入時鐘。[3]

圖4 優化的LMK03806 電源和時鐘硬件拓撲圖

按照圖4 電源和時鐘硬件拓撲圖優化后的時鐘系統，使用相噪分析儀再測量鎖相環LMK03806 芯片輸出的156.25MHz 時鐘RMS Jitter 值為0.3962ps，測試結果如圖5 所示。但是鎖相環LMK03806 芯片輸出的156.25MHz 時鐘RMS Jitter 值還是超出高速SERDES 芯片要求的0.3ps，不能滿足設計要求。

為了進一步優化鎖相環LMK03806 輸出時鐘的RMS Jitter 指標從鎖相環原理進行分析。圖6 是鎖相環工作原理框圖，由三部分組成：PFD（phase and frequency detector，鑒頻鑒相器）、LPF（loop filter，環路濾波器）和VCO（voltage controlled oscillator，壓控振蕩器），加到鑒相器的兩個信號的頻率差為：Δω(t)=ωr-ωi；此時瞬時相位為：θe(t)=θr-θi，當環路鎖定時，兩個頻率相等，相位差恒定，該穩態相位差經鑒相器轉換為電流誤差信號，通過LPF 后控制VCO；當兩個頻率不相等時，兩個信號的相位差不是恒定值，鑒相器充電泵輸出電流脈沖寬度也發生變化，這個變化經環路濾波后變為電壓信號，從而控制VCO 頻率改變，直到兩者相同。[4][5]

圖5 優化輸入電源和時鐘拓撲后156.25MHz 時鐘RMS Jitter

圖6 鎖相環工作原理框圖

根據鎖相環原理，檢查LMK03806 的PLL 配置參數，如圖7 所示。LMK03806 輸入參考時鐘設置為25Mhz，VCO 頻點設置為2500MHz，鑒相器頻率使用默認值12.5MHz，環路濾波參數選擇默認配置，通過Divider 輸出156.25Mhz 時鐘。默認的鑒相器頻率12.5MHz，是輸入參考時鐘25Mhz 頻率的一半，而提高鑒相頻率可以減少鑒相噪聲，因此提高鑒相頻率及減小N 值可以優化相噪，減少輸出的156.25MHz 時鐘RMS Jitter。

通過調整鎖相環LMK03806 的PLL 配置參數，優化鑒相頻率和N 值，并將輸入參考時鐘的Doubler 開啟，使得輸入頻率提高一倍，再將鑒相頻率提高到50MHz，鎖相環LMK03806 詳細配置如圖8 所示。

3 時鐘抖動測試結果

按照將鎖相環LMK03806 PLL 優化后的配置，使用相噪分析儀再測量鎖相環LMK03806 芯片輸出的156.25MHz 時鐘RMS Jitter 值為0.2377ps，測試結果如圖9 所示，此時已經能夠滿足高速SERDES芯片要求的RMS Jitter 小于0.3ps 的要求。

圖7 鎖相環LMK03806 PLL 配置

圖8 優化后的鎖相環LMK03806 PLL 配置

圖9 優化后的鎖相環配置后156.25MHz 時鐘RMS Jitter

4 結語

時鐘設計是高速電路設計中最重要的環節，數據傳輸速率越高，對系統時鐘的要求也越高。本文從時鐘電路電源供電系統拓撲和鎖相環參數優化，研究出降低時鐘鎖相環抖動方法，設計出高質量時鐘電路，保證整個硬件系統穩定運行。