基于某國產處理器的PCIE信號仿真設計

武天驕 杭平平 江保力

（中國電子科技集團公司第五十二研究所 浙江省杭州市 311100）

1 引言

當今世界數字技術飛速發展，無論是一位從事通信系統，計算機系統、雷達和衛星通信系統、或是高速半導體集成電路設計、高速光電收發模塊、高速信號處理、高速互連器件（如高速接插件，高速數字傳輸電纜）等領域的研發及測試工程師都會面臨信號完整性問題。

近年來，在國家集成電路國產化大背景下，國產核心器件的研發和產業化應用顯得尤為關鍵。在工程實現中，科學有效的仿真手段和方法對解決高速接口的信號完整性問題十分重要。本文就國產某型號處理器高速PCIE 接口進行信號完整性仿真設計。

2 高速串行信號仿真設計概述

通常在PCB、電纜等互連結構中，當信號上升時間小于6 倍的信號傳輸延時，就需要考慮信號完整性問題，這時，這些無源結構需要用傳輸線的理論進行分析和設計。

高速信號的仿真設計可分為前仿真和后仿真；以及無源仿真和有源仿真。核心是分析整個鏈路的損耗大小，并對各個無源結構如PCB 互連通道、過孔、連接器、線纜等進行仿真優化設計，最終滿足協議規范或器件的性能指標要求。

在圖1 所示的系統無源鏈路示意圖中，不同的互連結構要運用不同的模型進行表征：

（1）芯片的發送和接收：芯片的內部電路，使用AMI 模型；芯片的封裝，使用SPICE 模型或S 參數模型。該部分模型通常由芯片制造廠商提供。

（2）PCB 上的過孔：為保證仿真精度，高速信號仿真中通常使用S 參數模型。該模型由信號完整性工程師使用三維電磁場仿真工具結合實際PCB 建模并仿真得到S 參數。

（3）PCB 上的傳輸線：通常對于參考層連續的傳輸線，使用傳輸線等效電路模型；參考層不連續的傳輸線，可通過三維電磁場仿真工具進行S 參數提取。

（4）連接器：使用S 參數模型或RLC 等效模型。通常，由連接器廠商提供，以S 參數模型居多。

接下來，就可以對整個無源鏈路進行系統級建模，按照協議或器件性能指標，把損耗預算分配到無源鏈路的各個互連結構中，來逐個進行仿真分析，找出優化空間和方法。如：優化PCB 布線和過孔、選用損耗更小的板材或連接器，甚至更換性能更好的芯片等等，最終的目的是使得整個系統鏈路的性能符合設計要求。

3 PCIE

PCI Express 簡稱PCIE，是一種通用的總線，是現代計算機系統內的主流總線傳輸接口。常用在板級互連、無源背板互連、或附加擴展接口。PCIE 鏈路由多條lane 組成，常見的有X1、X2、X4、X8、X16、X32，對應不同的總線帶寬。

不同的PCIE 總線規范使用不同的總線頻率，其使用的編碼方式也不同，PCIE3.0 和4.0 版本上使用128/130b 的編碼方式，較8/10b 編碼效率上大大提高。如表1 所示。

表 1：PCIE 總線速率和編碼方式

當前國產處理器中較常見的PCIE 還是3.0 版本，單通道最大傳輸速率為8Gbps，信號在輸出、接收端均需滿足PCIE3.0 協議的電氣規范。

4 無源通道的仿真設計

4.1 耦合電容

圖1：系統無源鏈路示意圖

信號在傳輸的過程中，如果傳輸路徑上的特征阻抗發生變化，信號就會在阻抗不連續的點產生反射。通常在PCB 上，傳輸線的阻抗往往會控制地很好，但大尺寸焊盤和信號過孔常常被忽略，這兩者是易造成阻抗不連續的區域。比如：50 歐微帶線上有大尺寸焊盤時，大尺寸焊盤相當于分布電容，破壞了微帶線的固有的阻抗連續性。根據傳輸線理論，這時可加大微帶線的介質厚度，使得微帶線的線寬和大尺寸焊盤寬度盡量接近，該方法會造成微帶線寬度較寬，在高密度板卡的設計中實現難度很大；另一種方法是微帶線介質厚度、線寬不變，將大尺寸焊盤下方的地平面挖空，同樣可以減小焊盤的分布電容，只不過，焊盤挖空的大小需要通過仿真來確定。這種方法，常常用在高速信號的耦合電容或芯片焊盤處。

分別建立3 種不同挖空形式的仿真模型：

Case1（紅色曲線）：電容焊盤下方無挖空，參考第2 層地平面，如圖2 所示。

圖2

Case2（藍色曲線）：電容焊盤下方挖空第2 層，參考第3 層地平面，挖空尺寸和焊盤等大（長19.69mil 寬15.75mil），如圖3所示。

圖3

Case3（綠色曲線）：電容焊盤下方挖空第2 層，參考第3 層地平面，挖空尺寸和電容本體等大（長41.34mil 寬21.66mil），如圖4 所示。

圖4

SDD11 和SDD21（如圖5 所示）。TDR：上升時間40ps，如圖6 所示。

圖5

圖6

通過SDD11（差?；夭〒p耗）和SDD21（差模插入損耗）可以看出，在本案例的疊層結構下，Case3 的無源傳輸性能最優；從TDR 也可以看出，Case3 在電容焊盤處的阻抗明顯優于Case1 和Case2。

4.2 過孔

信號過孔由焊盤（pad）、反焊盤（antipad）、貫穿孔（barrel）、過孔殘樁（stub）組成。焊盤是傳輸線與過孔連接的金屬化圓環；反焊盤是過孔與銅箔、信號線之間避讓間隙；貫穿孔是PCB 上貫穿TOP 和BOTTOM 層的一個金屬圓柱體結構；過孔殘樁是過孔未使用到的部分。如圖7 所示。

過孔的等效模型可以由RLC 構成，經過簡化的等效電路模型如圖8 所示。

圖7：過孔結構示意圖

圖8：簡化的過孔等效電路示意圖

從等效模型中可以看到：焊盤等效為電容；反焊盤等效為電容；貫穿孔等效為電感；過孔殘樁等效為電感和電容的集合。

過孔寄生電容可以導致信號上升時間變長，傳輸速度減慢，從而惡化信號質量。同樣，過孔寄生電感會削弱去耦電容的作用，從而減弱整個電源系統的濾波效果。此外，過孔阻抗不連續會影響其傳輸性能，引起高速信號、射頻信號反射，造成信號完整性問題。

減小過孔阻抗不連續的常用方法有：去除非功能焊盤、選擇合適的出線方式、優化反焊盤尺寸、減小過孔stub 長度等。其中，優化反焊盤尺寸和減小過孔stub 長度是設計中最常用的方法。

分別建立3 種不同大小反焊盤仿真模型：

過孔直徑：10mil

過孔焊盤直徑：20mil

孔中心間距：39.37mil

反焊盤挖空為in-line 模式。

Case1（紅色曲線）：反焊盤直徑30mil，如圖9 所示。

圖9

Case2（藍色曲線）：反焊盤直徑36mil，如圖10 所示。

圖10

Case3（綠色曲線）：反焊盤直徑42mil，如圖11 所示。

圖11

SDD11 和SDD21（如圖12）。

圖12

TDR：信號上升時間40ps，如圖13 所示。

圖13

通過SDD11（差?；夭〒p耗）和SDD21（差模插入損耗）可以看出，在本案例的疊層結構下，Case2 和Case3 的無源傳輸性能要優于Case1；從TDR 也可以看出，Case3 在過孔處的阻抗明顯優于Case1 和Case2。

分別建立兩種stub 長度的仿真模型：

過孔直徑：10mil

過孔焊盤直徑：20mil

孔中心間距：39.37mil

反焊盤挖空為in-line 模式。Case1（紅色曲線）：stub 長度67.256mil，如圖14 所示。

圖14

Case2（藍色曲線）：通過背鉆工藝，將stub 長度減小至4mil，如圖15 所示。

圖15

SDD11 和SDD21（圖16）。

圖16

可以看到，在stub 長度有67.256mil 的Case1 中，在17.7GHz頻率下，SDD21 達到了-29.2dB，SDD11 達到了-0.88dB，說明在該頻率下，大部分能量被反射回源端，通過背鉆去除過孔stub 后，SDD21 僅為-0.79dB，SDD11 僅為-12.69dB，改善效果顯著。

4.3 整個通道

在完成對通道中各個要素仿真優化之后，還需要將各要素進行級連，構建完整的信號通道，得到整個通道的S 參數，以判定是否符合PCIE 協議的無源指標。以下是通過本文方法優化前后的無源參數對比，可以看到，通過優化耦合電容和過孔，回波損耗在高頻段大幅改善，消除了插入損耗10GHz 至17GHz 范圍內因諧振引起的損耗急劇增大，使得插入損耗（SDD21）曲線更加平滑，大大提高了通道的高頻性能。

優化前：紅色曲線

優化后：綠色曲線

SDD11 和SCC11（圖17）。

圖17

SDD21（圖18）。

5 時域眼圖仿真設計

對整個鏈路的無源性能進行判定通過后，就可以加載發送、接收端芯片的IBIS-AMI 模型來進行時域眼圖分析了，在此過程中，還可以對芯片FFE、DFE、CTLE 等參數進行掃描，來找到適合當前通道的最優參數配置，進一步提升眼圖質量，增加設計裕量，保證系統工作的可靠性。

對4.3 章節中優化過后的通道進行眼圖仿真，RX 端DFE 采用自適應模式，TX 端Deemphasis 的不同Tap 值對應如表2 所示。

表2

可以看到：當Deemphasis 設置為P6：-0.125，0.875，0 時，接收端眼圖最優，眼寬和眼高分別為 0.752405UI，0.432985V。

6 結語

本文通過對某國產處理器PCIE 接口的信號完整性仿真，闡述了基于Hyperlynx 仿真軟件的仿真流程和思路，PCB 無源通道的設計優化著眼點，以及IBIS-AMI 模型在高速Serdes 仿真中的應用。通過此方法可顯著改善PCIE 信號質量，提高設計可靠性。

圖18