高線性度大擺幅高速PAM4光發射機驅動電路設計

謝?生，石岱泉，毛陸虹，周高磊

高線性度大擺幅高速PAM4光發射機驅動電路設計

謝?生1, 2，石岱泉1，毛陸虹3，周高磊3

(1. 天津大學微電子學院，天津 300072；2. 天津市成像與感知微電子技術重點實驗室，天津 300072；3. 天津大學電氣自動化與信息工程學院，天津 300072)

四級脈沖幅度調制；高線性度；大擺幅；SiGe BiCMOS；光發射機

隨著大數據、云計算和人工智能等新技術的大幅應用，數據量呈現爆發式的增長，數據通信的帶寬需求日益旺盛．目前5G已經進入到大規模商用階段，6G通信系統的研發也在逐步推進[1-2]．按照最新確立的100G/200G/400G以太網標準要求，光互連單信道的傳輸速率需達到50Gb/s以上．在高速光互連中，均衡技術可以對信道的非理想特性進行補償，擴寬信道的帶寬，降低碼間干擾[3]，然而對于50Gb/s以上的信號速率，使用均衡技術優化傳統的非歸零碼(NRZ)調制系統顯得尤為困難[4-5]，為提升性能而引入更復雜的設計往往造成很大的面積和功耗浪費[6-7]，所以必須尋求新的解決方法．

四級脈沖幅度調制(PAM4)采用 4個不同的信號電平來進行數據傳輸，每個符號周期可表示2bit的邏輯信息．因此，要實現同樣比特率的信號傳輸能力，PAM4的信號帶寬只需NRZ信號的一半[8]，故而得到越來越廣泛的關注．在國際高速以太網的全新調制標準中，IEEE建議在56Gb/s速率以上，所有單通道串行器/解串器(serializer/deserializer，SERDES)信道首選PAM4編碼調制．因此，PAM4調制方式的發展成為未來6G通信系統以及100G/200G/400G以太網成功實現的關鍵[9]．

近年來，PAM4發射機的理論研究已取得很多成果，但高速PAM4發射機的應用仍存在兩個重要的問題：一是目前設計中的三眼線性度不高，即電平失配率(ratio of level mismatch，RLM)不夠高[10-13]；二是目前設計中PAM4驅動電路的輸出擺幅較小[13-15]，如Choudhary等[13]雖然實現了12.5Gb/s抗電磁干擾(electromagnetic interference，EMI)的PAM4發射機設計，但其RLM只有85.7%，擺幅只有0.326V．由于PAM4信號為4個電平傳輸數據，RLM太小可能導致接收端解調時出現誤判，且擺幅較小也會降低符號間電位差值，容易引起誤碼，不利于后續信號的接收．目前，雖然文獻[10]嘗試通過源串聯終端(source-series terminated，SST)設計實現擺幅和線性度的提升，然而其設計思路只適合于低壓工作的CMOS工藝，對于工作電壓較高的BiCMOS工藝，SST設計不易實現．

針對上述問題，本文采用帶低壓共源共柵電流鏡的電流模式邏輯(current mode logic，CML)加法器進行信號疊加調制，保證了精準的2∶1信號疊加，實現了高線性度的PAM4信號調制．同時，設計了有源電感負載的t倍頻器結構，增大帶寬的同時提升了電路的輸出擺幅．基于IHP 0.13μm SiGe BiCMOS工藝對所設計電路進行版圖繪制和優化，設計出了一款高線性度、大擺幅的高速PAM4光發射機驅動電路．

1?電路整體結構

本文所設計的PAM4光發射機驅動電路整體架構如圖1所示，主要包括最高有效位(most significant bit，MSB)通道和最低有效位(least significant bit，LSB)通道、時鐘緩沖級、CML加法器和輸出緩沖級．其中，MSB通道和LSB通道主要由輸入緩沖級、D觸發器、寬帶放大器和直流偏移消除電路(DC offset cancellation，DCOC)構成．整體結構為兩輸入一輸出的三端網絡結構．

兩路NRZ通道主要實現對輸入信號的處理，輸入緩沖級提供50Ω阻抗匹配以避免反射的影響．為保證輸入信號的相位對齊，設計了由D觸發器實現的采樣電路，通過由同一時鐘控制的兩個D觸發器對兩路輸入進行采樣再定時，消除可能存在的相位差．寬帶放大器負責對采樣后的信號進行放大整形．同時引入DCOC電路穩定直流工作電平．經過NRZ通道有效處理后，輸入信號方能滿足疊加調制的條件．

圖1?驅動電路整體結構

為實現疊加調制，本文設計了適用于高速電路的CML加法器接收兩通道輸出的NRZ信號，以電流模式邏輯實現兩路信號的疊加調制，加法器中采用了帶低壓共源共柵電流鏡的CML設計，保證精準的2∶1信號疊加，實現高線性度PAM4信號調制．最后經t倍頻器結構的輸出緩沖級，實現大擺幅PAM4信號輸出．

圖1展示了電路實現的PAM4調制功能，假設LSB通道數據信號輸入為25Gb/s的010110NRZ信號，MSB通道數據信號輸入為25Gb/s的001010NRZ信號時，輸出可實現一路50Gb/s的000110011100 PAM4信號．

2?電路設計及分析

2.1?輸入緩沖級

為避免高頻信號反射，實現50Ω阻抗匹配，本文設計如圖2所示含有自偏置的輸入緩沖級．由于在輸入和輸出之間引入了反饋電阻i，可實現50Ω的阻抗轉化．其輸入阻抗in為

為避免產生較大的寄生電容，輸入管Qa、Qb的結面積需設為較小的值，為提供適當增益和足夠擺幅以供后續處理，o需設置足夠大；由式(1)可知，在o和m受限的條件下，i需選擇合理值以完成50Ω阻抗轉化．

2.2?時鐘緩沖級

為避免反射，本文設計的時鐘緩沖級采用圖2所示結構．

圖2?輸入緩沖級、時鐘緩沖級電路

然而，對于外加高速時鐘，保證時鐘信號的完整性是非常重要的設計考慮因素．將時鐘緩沖級電路用差分電路的等效模型進行分析，如圖3所示．其中，L表示負載電阻，L表示負載電容，ON和OP分別代表差分兩路的輸出阻抗．由圖3可知，差分輸出OUT可表示為OUT＝ON－OP，其上升沿OUT_r和下降沿OUT_f的電壓函數可分別表示為

式中H和L分別代表OUT的高、低電平．若以邏輯電平值由10%～90%的范圍定義上升時間r及下降時間f，并假定LONOP則r和f可表示為

由式(4)可知，其上升和下降時間在高低電平確定時，主要由負載電阻和電容決定．本文中25GHz的時鐘周期只有40ps，對時鐘信號的上升和下降時間的容限更?。绻麜r鐘信號的上升和下降時間過大，將很大影響信號的占空比，導致時鐘信號失效．

考慮到同一時鐘需同時給兩個主從D觸發器提供時鐘信號，為避免時鐘同時受4個輸入管電容的影響而導致時鐘沿變緩，時鐘緩沖級采用圖1所示的并行緩沖設計，保證時鐘上升和下降沿的響應速度和邏輯電平的穩定性，這是實現輸入數據高精度采樣的關鍵．圖4對比了并行緩沖和單極緩沖后的時鐘信號.由圖４可見，采用并行緩沖后，時鐘信號的質量得到明顯提升，上升/下降沿響應更快，高低電平更穩定．

圖4?經過時鐘緩沖級的時鐘信號

2.3?主從D觸發器

為實現PAM4調制，NRZ信號在合成前必須具有完全相同的頻率、相位和幅值．由于兩通道的輸入為兩路不同的NRZ信號，所以兩路信號可能存在一定的相位差，且頻率和幅值也存在細微的差異，因此必須對兩路信號進行再定時．本文的再定時模塊采用主從D觸發器結構，如圖5所示．

圖5?主從D觸發器電路

當存在90°相位差的兩路NRZ信號(圖6(a))分別輸入到兩個如圖5所示的主從D觸發器，并由相同時鐘信號進行采樣時，D觸發器工作如下：CLK+為高電平時，Q3導通Q4截止，D觸發器為采樣模式工作，Q1a、Q1b開啟并采樣；CLK-為高電平時，Q3截止Q4導通，D觸發器為保持模式工作，Q2a、Q2b開啟并對信號鎖存．兩路NRZ信號的輸出如圖6(b)所示，經采樣鎖存后，兩信號實現了與時鐘信號相位同步，延時差只有約0.12ps，相當于0.54°的相位差，其對疊加調制的影響可以忽略．

圖6?D觸發器的再定時

2.4?寬帶放大器

經D觸發器采樣后的信號波形引入了較大波動，且信號沿響應變慢，需引入寬帶放大器對信號進行整形．本文設計的寬帶放大器采用電容簡并型時間連續性均衡(continuous time linear equalizer，CTLE)電路實現，如圖7所示．通過引入零點，實現零極點對消，提升帶寬，加快信號沿的響應速度．

圖7?CTLE電路

2.5?電流模式邏輯加法器

CML電路由于高速性能好、噪聲影響小、電流疊加等特性，非常適用于數十Gb/s系統的設計．故本文使用CML加法器實現PAM4信號疊加調制，如圖8所示．MSB和LSB電壓信號通過兩抽頭轉化為電流比2∶1的電流信號，并在輸出節點直接相加，疊加的電流信號由電阻負載轉化為電壓信號輸出．

CML加法器設計的關鍵在于保證輸出PAM4信號的線性度．電平失配率(RLM)是評估PAM4信號線性度的標準之一．設PAM4信號的三眼的張開度分別為、、，則RLM可表示為

RLM越高，則表示眼張開度越接近平均張開度，PAM4信號的線性度越好．為保證PAM4信號的RLM，需精確保證尾電流2∶1的比例．因此本文在CML加法器中設計了如圖8所示的低壓共源共柵電流鏡，避免了MOS管溝道長度調制效應的影響，提高了鏡像精度．這一特點對需要精確2∶1電流比例的PAM4疊加調制起到十分關鍵的作用．

另外，由于電流信號可實現在輸出節點處的直接相加，而其轉化為電壓信號時卻不能避免阻抗變化的影響．由圖8可知

式中O為兩抽頭的總輸出阻抗，其隨著加法邏輯的變化而變化．表1給出了OUT隨加法邏輯的變化．由表1可見，不同工作狀態下OUT存在很大差異，這種差異影響電流-電壓轉換的精度．為此，本文采用共源共柵結構設計電流鏡，利用其高輸出阻抗(cas)的特性極大地提高了O，使之有

因此避免了由OUT變動引起的PAM4信號非線性?變化．

表1OUT隨加法邏輯的變化

Tab.1?Variation of ROUT with the addition logic

綜上所述，本文設計的CML加法器從提升電流鏡像精度和穩定輸出阻抗兩方面考慮，避免出現非線性因素，優化了PAM4信號線性度．圖9展示了經CML加法器疊加后的PAM4信號眼圖，實現了RLM為99.7%的PAM4輸出．

圖9?CML加法器實現的高線性度眼圖

2.6?輸出緩沖級

經CML疊加后的PAM4信號并不能直接輸出，需輸出緩沖級進行阻抗匹配，以免輸出反射劣化信號．輸出級的設計需兼顧大帶寬和大擺幅．

本文設計了如圖10所示的輸出緩沖級，其基礎結構為t倍頻器．由于引入額外的偏置管對，使輸入電容降為π/2，倍增了由前級負載電阻和輸入管電容形成的低頻極點，從而提升了電路帶寬．另外，電路負載采用有源電感，進一步提升帶寬．

由于傳統輸出緩沖級中50Ω的匹配電阻和較小的尾電流，其輸出擺幅受限．圖10所示的結構引入的額外偏置管對Q6抽取負載電流，拉低了輸出節點的電位，故可實現更大的擺幅．

3?仿真結果

圖13展示了兩路100mV的25Gb/s NRZ信號輸入時，兩個NRZ通道的輸出眼圖和調制后的PAM4信號輸出眼圖．由圖13(a)和(b)可見，兩路NRZ通道的輸出眼圖清晰，眼圖上升和下降時間小于0.25個單位時間，抖動影響很小，實現了很好的眼寬；交叉點幾乎位于0V處，說明直流偏移消除電路的作用明顯；眼圖擺幅約為0.8V，張開度很大，實現了較大的噪聲容限；眼圖顯示有部分過沖，這是因為兩通道設計時存在部分帶寬余量，以保證后接加法器仍保持足夠帶寬．由圖13(c)可見，PAM4信號輸出眼圖可清晰分辨3個眼，整體擺幅接近1.5V．雖然寄生參數對眼皮厚度略有影響，整體而言三眼的線性度仍十分優異，三眼從上到下開合程度分別為376mV、366mV、371mV，RLM達98.6%．

圖11?電路結構版圖

圖12 通道MSB和LSB的幅頻特性和等效輸入噪聲電壓

圖13?眼圖

表2給出了本文設計電路的性能參數，并與已報道的其他BiCMOS PAM4光發射機驅動電路[13]進行了比較．由表2可見，本文設計的PAM4光發射機驅動電路在擺幅和線性度方面具有很大優勢．

表2?BiCMOSPAM4光發射機的性能對比

Tab.2 Performance comparison of the BiCMOS PAM4 optical transmitter

4?結?語

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Design of High-Speed Four-Level Pulse Amplitude Modulation Optical Transmitter Driving Circuit with High Linearity and Large Swing

Xie Sheng1, 2，Shi Daiquan1，Mao Luhong3，Zhou Gaolei3

(1. School of Microelectronics，Tianjin University，Tianjin 300072，China；2. Tianjin Key Laboratory of Imaging and Sensing Microelectronic Technology，Tianjin 300072，China；3. School of Electrical and Information Engineering，Tianjin University，Tianjin 300072，China)

four-level pulse amplitude modulation；high linearity；large swing；SiGe BiCMOS；optical transmitter

TN433

A

0493-2137(2021)08-0861-07

10.11784/tdxbz202009069

2020-09-24；

2020-11-03.

謝?生（1978—??），男，博士，副教授，xie_sheng06@tju.edu.cn.

石岱泉，shidaiquan.qingxie@foxmail.com.

國家重點研發計劃資助項目(2018YFE0202500)．

Supported by the National Key Research and Development Program of China(No. 2018YFE0202500).

(責任編輯：孫立華)