低電壓低功耗音頻Σ-Δ ADC 調制器設計

張濤，何鵬，劉勁

（武漢科技大學信息科學與工程學院，湖北武漢 400080）

隨著數字多媒體技術的迅猛發展，現代數字技術被廣泛應用于大量的音頻設備中.現代數字電路的時鐘越來越高且供電電壓越來越低，這就給與之對應的模擬電路的設計提出了更高要求.低電壓下，雖然電路功耗會降低，但是許多傳統的電路結構在低電壓下無法工作，因此必須要設計在低電壓下能較好工作的電路[1].音頻設備中核心電路就是ADC電路，高品質的音頻設備對ADC 的精度和功耗要求較高.在主流的ADC 拓撲結構中，Σ-Δ ADC 的精度最高.Σ-Δ ADC 利用過采樣和噪聲整形技術將信號的處理轉移到數字域上，極大降低了模擬電路的復雜度，減少了Σ-Δ ADC 的功耗.因此Σ-Δ ADC 相較于其他ADC 結構有更高的精度、更好的功耗特性和魯棒性[2].Σ-Δ ADC 主要由模擬調制器和數字濾波器組成，模擬調制器是Σ-Δ ADC 的核心電路[3].因此針對Σ-Δ ADC 中調制器的設計，提出了一款低電壓、低功耗、高精度的Σ-Δ ADC 調制器.本文通過改進調制器結構和系數來優化環路濾波器的傳遞函數，解決了傳統調制器中輸入信號范圍限制問題，提高了電路的穩定性.同時對調制器中的放大器和比較器電路進行優化設計，降低了調制器電路設計的復雜性和功耗.在1.2 V 低電壓和SMIC0.11 μm 工藝下，該調制器的有效位達到16 位以上，電路功耗僅1.17 mW 左右，版圖面積為0.122 mm2左右.

1 調制器系統設計

1.1 結構設計

Σ-Δ ADC 的結構圖如圖1 所示，主要由模擬調制器和數字濾波器組成.

圖1 Σ-Δ ADC 結構圖Fig.1 Σ-Δ ADC structure diagram

針對圖1 中調制器的結構，文獻[4]提出了一款應用于音頻設備的低電壓調制器，并對調制器的量化器進行了較大改進.把一個二階前饋噪聲整形環路與多速率噪聲整形量化器結合在一起，構成一種新的調制器結構.該結構降低了量化器輸入幅值，避免因量化器過載導致系統不穩定，解決了前饋結構中輸入信號范圍被限制的問題.雖然文獻[4]提出的結構解決了輸入信號范圍問題，提高了環路的響應速度，但是多速率的上采樣需要多個采樣時鐘，增加了電路的復雜度.采用多個有源加法器、微分器和積分器增加了電路的功耗和版圖面積.

文獻[5]提出了一種單環雙狀態的指數增長式Σ-Δ ADC 結構，該結構有兩個狀態階段，即線性階段和指數累積階段[5].該結構將線性階段中對熱噪聲和非線性影響的高抑制能力及指數累積階段中迅速提升信噪比的能力有效結合起來，極大提升了Σ-Δ ADC 的性能.但是文獻[5]提出的ADC 結構設計較為復雜，該ADC 包括兩個階段，需要設計控制時序來控制兩個階段的交替工作.同時量化器的位數設計較高，對DWA 算法的要求較高，而在指數累積階段，DWA 算法的有效性降低，因此要設計更為可靠的DWA 算法.

文獻[6]提出了一款低電壓前饋結構調制器，通過對子電路的功耗進行優化，降低調制器的整體功耗.但是，文獻[6]提出的調制器的穩定性受輸入信號幅值影響較大，量化器和積分器容易發生過載而導致調制器不穩定，影響調制器精度.

本文參考文獻[4-6]中的結構，提出一種新的調制器結構.該結構克服了文獻[4-6]中結構功耗過大、電路結構復雜和輸入信號幅值受限問題，保證了調制器的精度和穩定性，有效降低了電路設計的復雜性，減少了調制器的功耗.利用對放大器和比較器的優化，降低了對DWA 算法的要求，減小了非線性失真.本文提出的調制器結構圖如圖2 所示，該結構由積分器、加法器、量化器、DWA 算法及反饋DAC 構成.

圖2 調制器結構圖Fig.2 Modulator structure diagram

由調制器的結構圖和線性分析方法，可以得到調制器的Z 域傳遞函數如式（1）所示.

式中：STF（Z）為信號傳遞函數，NTF（Z）為噪聲傳遞函數；X（Z）、Y（Z）分別為輸入與輸出信號；E（Z）為噪聲.其中，STF（Z）如式（2）所示.

式中：a1、a2、a3為調制器中積分器的級間增益系數；b1、b2、b3為調制器的前饋系數.

由式（2）可知，本文通過對調制器結構進行改進，使STF（Z）呈現低通特性.相對傳統的全通特性來說，對輸入信號進行低通濾波，對輸入信號中耦合的輸入噪聲進行了一定程度的抑制.同時該結構減少了輸入到加法器的前饋支路，降低了加法器輸出信號的幅值，使得量化器不會因輸入信號幅值過大而發生過載，既解決了輸入信號范圍限制的問題，也優化了調制器的整體功耗.

NTF（Z）為噪聲傳遞函數，對調制器噪聲進行處理，其式如（3）所示：

對于噪聲傳遞函數，本文利用MATLAB 設計式（3）噪聲傳遞函數中的系數，保證噪聲傳遞函數呈高通特性，實現調制器的噪聲整形功能.

1.2 MATLAB 建模設計

衡量調制器噪聲性能的常用參數為信噪比，調制器信噪比大小由式（4）表示：

式中：n 為量化位數；L 為調制器階數；OSR 為過采樣比.

為了使ADC 達到要求的16 bit 精度，本文利用Simulink 對調制器結構進行建模，確定結構參數，Simulink 的模型如圖3 所示.

圖3 調制器Simulink 圖Fig.3 The modulator Simulink diagram

經過對調制器Simulink 建模仿真，為了使調制器達到精度要求，式（4）中參數L 和n 設為3，為實際電路設計留足裕量.過高的采樣頻率會導致高數字功耗，不利于ADC 的功耗優化，取OSR 為128.對于調制器傳遞函數系數設計，利用MATLAB 對調制器系數進行建模，在保證調制器的高性能條件下，對調制器的系數進行設計.通過式（2）可以直觀看到調制器結構的信號傳遞函數呈現低通特性，滿足了此次的設計要求.因此主要對噪聲傳遞函數NTF（Z）進行系數設計，令噪聲傳遞函數NTF（Z）呈現高通特性，將系統中的量化噪聲進行整形.利用MATALB設計一個三階的高通巴特沃斯濾波器，利用高通巴特沃斯濾波器的函數設計噪聲傳遞函數的系數.高通巴特沃斯濾波器的通帶內有最大的幅度平坦特性，濾波器的系數有較大的容差，而且對電路參數不敏感，受輸入信號的影響較小[7].根據所設計的濾波器系數得到本文噪聲傳遞函數的Z 域形式如式（5）所示.

經過系數設計后，式（5）的噪聲傳遞函數對應的頻譜圖如圖4 所示.

由圖4 的噪聲傳遞函數頻譜圖可知，本次設計的NTF（Z）函數的頻譜呈現高通特性，能夠較好地將量化噪聲調制到高頻階段.根據設計的調制器系數a1=1/13，a2=1/3，a3=1/5，b1=1，b2=1，b3=1，得到調制器信號傳遞函數STF（Z）如式（6）所示：

圖4 NTF（Z）頻譜圖Fig.4 NTF（Z）spectrum

由調制器結構圖可以得到，當信號進入三級級聯的積分器后輸出信號幅值如式（7）所示：

式中：Vin為三級積分器的輸入信號；Vout為經過三級積分器處理后的輸出信號.

經過系數設計后，使得增益系數a1、a2、a3均小于1，因此調制器中的三級積分器會將輸入信號幅值逐級減小，使得輸入信號經過積分器后進入加法器，以及求和后進入量化器時都不會發生過載.進一步解決了輸入信號幅值被限制的問題，拓寬了線性范圍.最終得到設計的調制器的主體電路如圖5 所示.

圖5 調制器電路Fig.5 Modulator circuit

由圖5 可知，改進的調制器結構解決了因輸入信號幅值過大導致的過載問題，拓寬了調制器的輸入范圍，降低了調制器的復雜性和整體功耗.該調制器主要由開關電容積分器、無源加法器、量化器及反饋DAC 組成.而放大器和比較器是調制器中積分器和量化器的核心電路，因此對放大器和比較器的優化也是保證調制器性能的關鍵之一.

2 調制器子電路設計

2.1 OTA 放大器電路

OTA 放大器是系統環路濾波器的重要組成部分，是主要的功耗產生模塊，因此提高放大器的性能，優化放大器的功耗是保證ADC 良好性能的關鍵.目前，大多數ADC 中的OTA 放大器都采用折疊式共源共柵放大器結構或套筒式共源共柵放大器結構作為主體結構.套筒式共源共柵放大器結構雖然能獲得高增益和高帶寬，但是限制了輸出信號擺幅.該結構由于采用了疊層的共源共柵結構，使放大器對供電電壓要求較高，因此該結構不適合低電壓供電環境.雖然折疊式共源共柵放大器結構解決了輸出擺幅的問題，可以在低供電電壓環境下較好的工作，放大器增益和帶寬均達到設計要求，但是該結構由于增加了支路，使得電路功耗較大，不利于放大器的低功耗設計[8-9].

綜上所述，本文提出了一款低電壓、低功耗的OTA 放大器，在保證高增益和高帶寬的條件下，既解決了輸出擺幅的問題，又降低了放大器的功耗.采用全差分的結構抑制輸入1/f 噪聲，減少調制器的噪聲成分.本文設計的OTA 放大器的電路結構如圖6所示，圖中VDD為電源電壓，GND 為電源接地端.

圖6 OTA 放大器Fig.6 OTA amplifier

由圖6 所可知，在輸入級中加入了M4、M5、M6管，此時OTA 放大器的跨導如式（8）所示：

式中：gm2和gm4分別為M2管和M4管的跨導.

OTA 放大器的輸出阻抗如式（9）所示：

式中：gm9和gm11分別為M9管和M11管的跨導；ro2、ro4、ro7、ro9、ro11、ro13分別為對應編碼MOS 管的等效阻抗.

聯立式（8）（9），得到OTA 放大器的增益Av如式（10）所示：

根據式（8）（9）（10）可知，當IM4、IM5的電流增加，IM13、IM14的電流減少時，放大器的整體跨導和輸出阻抗都迅速增大，因此放大器的增益得到極大提高.可以通過對M13和M5管所在支路電流的分配，來控制OTA 放大器的增益和帶寬.該結構在保證高增益和帶寬的條件下，既解決了輸出電壓擺幅的問題，也減小了流入M13和M14管所在支路的電流，降低了OTA放大器的功耗.

設計開關電容共模負反饋作為放大器的共模穩定電路，共模輸出如式（11）所示：

式中：Voutp和Voutn均為放大器的差分輸出信號；Vref為參考電壓；Vbias為偏置電壓.若電容C1=C4，則式（11）可用式（12）表示

由式（12）可知，開關電容共模負反饋實現了放大器對共模負反饋的全部要求.相較于傳統開關電容共模負反饋來說，簡化了電路結構，電容數量減少了一半，減少了版圖面積，動態開關電容功耗極小，對放大器的功耗進行了優化.本文設計的放大器與文獻中放大器指標對比如表1 所示.

表1 放大器性能指標Tab.1 Amplifier performance indicators

從表1 可以看出，本文改進后的放大器在增益和帶寬滿足設計要求的情況下，相較其他文獻的比較器來說，功耗有較大優化.

2.2 比較器電路

目前，在大多數調制器中采用全動態比較器，文獻[10]提出了對全動態比較器改進的電荷分享型動態比較器.雖然這些比較器的響應速度較快，功耗較低，但是純動態比較器沒有明確的工作點，該比較器的噪聲比較復雜，且對工藝和寄生效應都較為敏感[11-12].

本文提出了一種改進的比較器結構，在比較器中加入中間級，既克服了純動態比較器中噪聲和寄生效應的影響，又保證了比較器的響應速度和低功耗特性.比較器電路如圖7 所示.

從圖7 可以看出，比較器電路主要由預放大級、比較級和輸出緩沖級構成.同時考慮比較器前級積分器為全差分輸出，因此動態比較器采用4 路的輸入結構.其中時鐘track、latchb、latch 來控制比較器的工作模式，時鐘圖如圖8 所示.

圖7 比較器電路Fig.7 Comparator circuit

圖8 控制時鐘Fig.8 Control of the clock

由圖7 和圖8 可知，比較器的工作包括兩個階段，即跟隨階段和鎖存比較階段.當比較器處于跟隨階段即時鐘中的Tracking mode 段時，預放大級中的M10、M11截止且M14、M15導通，比較級中M27、M28截止.比較級的輸出恒定為高電平，比較器跟隨預放大級輸出.預放大級開始對輸入信號進行放大，將輸入信號（Vinp-Vinn）-（Vrefp-Vrefn）放大至比較級能識別的大小.當比較器處于鎖存比較階段即時鐘中的latching mode 段時，預放大級的M10、M11導通且M14、M15截止，比較級的M27、M28導通.比較級形成正反饋將預放大級的輸出迅速拉至邏輯電平對應的電壓大小，完成對輸入信號的比較.同時由于M14和M15截止，使得比較級中的回踢噪聲無法傳回預放大級，減少了比較器中的回踢噪聲.由于該比較器只在預放大期間即Tracking mode 段消耗功耗，因此整個比較器的功耗極低.該比較器指標與其他文獻對比如表2所示.

由表2 可知，本文設計的比較器相較于文獻[10]和文獻[11]，在功耗和精度上有很大程度的改善，尤其在功耗上有較大優化.

表2 比較器性能指標Tab.2 Comparator performance indicators

3 調制器的測試結果

調制器設計是基于SMIC0.11 μm 的器件工藝，在調制器電路完成后，對調制器電路進行版圖設計.并在版圖完成后對版圖進行設計規則驗證（Design Rules Check，DRC）和版圖與電路匹配性驗證（Layout Versus Schematic，LVS），保證版圖的準確性和可靠性.在DRC 和LVS 驗證完成后，得到調制器電路的最終版圖如圖9 所示，版圖面積為0.122 mm2左右.

在完成版圖設計和后端設計后，對芯片進行流片.在電源電壓為1.2 V，采樣頻率為6.144 MHz，過采樣比為128，輸入信號幅值為1 V，頻率為1 kHz的正弦信號的測試條件下，對芯片中的Σ-Δ ADC 調制器進行測試.經過測試得到調制器的功耗僅為1.17 mW 左右.將調制器的輸出結果導入MATLAB進行FFT 分析，計算調制器的信噪比.經過FFT 分析后，可以得到調制器的功率譜圖如圖10 所示.

圖10 功率譜圖Fig.10 Power spectraldensity

由圖10 可知，調制器中產生的量化噪聲成功地被調制到了高頻段，達到了噪聲整形和過采樣對噪聲的處理效果.被調制到高頻段的量化噪聲最終將被Σ-Δ ADC 后級的數字濾波器濾除，極大地提高了ADC 的噪聲性能.經過計算得到調制器的信噪比達到102.4 dB，有效位達到16.7 位，滿足了音頻應用領域對調制器精度的設計要求.該調制器與其他文獻中調制器的性能指標的對比如表3 所示.

其中，表3 中品質因數（FOMs）如式（13）所示：

式中：SNDR 為信噪失真比；BW 為信號帶寬；power為功耗.

由表3 可知，本文提出的調制器指標相比其他文獻中的調制器指標來說，在信噪比和FOMs值接近的情況下，功耗和版圖都有較大優化，在1.2 V 的低電壓下能較好的工作.

表3 調制器指標對比Tab.3 Modulator index comparison

4 結論

本文基于SMIC0.11 μm 工藝，設計了一款改進的單環三階三位量化的Σ-Δ ADC 調制器，能夠較好地應用于音頻領域.通過對調制器結構和系數的優化，解決了大多數調制器結構中因過載導致的系統不穩定問題，拓寬了輸入信號的范圍，進一步提高了調制器的噪聲性能.同時改進了比較器和OTA 放大器，極大程度降低了調制器的功耗，提高了調制器的響應速度.芯片的成測結果表明，該調制器在電源電壓為1.2 V，采樣頻率為6.144 MHz，過采樣比為128的條件下，調制器的信噪比達到102.4 dB，有效位達到16 位以上，而調制器的功耗僅為1.17 mW 左右，版圖面積為0.122 mm2，實現了高精度、低功耗和低電壓的設計目標.