高速大容量DDR 微系統過孔串擾研究

張景輝，曾燕萍，王夢雅，周倩蓉，閆傳榮

(中國電子科技集團公司第五十八研究所，江蘇 無錫 214072)

0 引言

采用并行傳輸技術的雙倍速率同步動態隨機存儲器(Double Data Rate Synchronous Dynamic Random Access Memory，DDR SDRAM)是現代高速數字系統的主流應用，主控芯片與DDR 存儲器之間互聯結構的信號完整性是保證整個系統運行的關鍵。DDR 拓撲的走線方式、阻抗匹配、端接方式、傳輸線的反射與串擾等問題是決定DDRx 并行總線信號完整性的關鍵因素，也是系統設計研究的重點[1-3]。

隨著現代數字系統數據傳輸速率越來越高，系統布線越來越密集，信號之間的串擾問題越來越突出[1]。對于信號串擾的研究主要集中在連接器、芯片封裝與近間距的平行走線之間，過孔間的串擾問題是容易被忽略的因素。然而，對于采用系統級封裝(System in Package，SiP)[4-5]的高速大容量DDR 微系統來說，系統集成度進一步提高，高速多層過孔普遍存在，造成過孔Z 方向長度遠大于水平方向的間距，過孔串擾成為不可忽視的問題。

本文簡要分析了過孔串擾形成的基本原理與影響因素；利用頻域、時域仿真平臺建立過孔仿真模型，量化分析了系統中影響過孔串擾的主要指標以及串擾噪聲對系統信號質量的影響，并且給出了完整的系統優化方案與仿真設計方法；結合實際項目案例驗證了該方法的正確性與可行性，對以后高速數字系統互連結構設計具有一定的借鑒意義。

1 串擾理論

串擾源于耦合，導體間通過電場和磁場發生耦合，把信號的一部分能量傳遞到鄰近的導體上，從而形成噪聲。通常把產生干擾的信號稱為攻擊線，被干擾的信號稱為受害線。串擾又分為容性串擾和感性串擾，容性串擾與感性串擾是同時發生的[6-8]。如圖1 所示：容性耦合源于攻擊線上的電壓變化，變化的電壓在受害線上引起感應電流；感性耦合源于攻擊線上的電流變化，變化的電流在受害線上引起感應電壓，從而導致電磁干擾。

圖1 信號串擾集總參數模型

將受害線上與攻擊信號傳播方向相反的一端稱為近端，與攻擊信號傳播方向相同的一端稱為遠端；在受害線近端產生的容性、感性串擾分別為Vnc、Vnl，遠端產生的容性、感性串擾分別為Vfc、Vfl，得到發生容性、感性耦合的遠、近端串擾計算公式[9-10]：

其中，C 與L 分別代表導體單位長度的電容和電感，Cm與Lm分別代表單位長度的互容和互感，l 代表耦合線的長度，Z0為信號特征阻抗，Tr為干擾源的上升時間。

圖2 所示為攻擊線上的波形與受害線上的遠、近端串擾波形，受害線上同時包含了容性耦合電流與感性耦合電流。

圖2 遠/近端串擾波形

以上分析可知，影響串擾的主要因素包括耦合長度、耦合線間距、傳輸線阻抗、干擾源信號速率等，而串擾對信號則會造成邊沿的抖動與幅度上的噪聲[11]，下面將搭建過孔仿真模型，對以上因素對信號串擾的影響做量化的仿真分析。

2 過孔串擾量化仿真分析

2.1 仿真模型搭建與仿真

搭建仿真模型，分別對過孔間距S(孔間距與孔徑比值)、過孔高度Hvia(耦合長度)、攻擊線數量NA與信號上升時間Tr四個影響過孔串擾的因素進行定量仿真分析。利用HFSS 仿真平臺建立過孔三維仿真模型，提取不同條件下的過孔S 參數，分析過孔之間的串擾；并且搭建時域仿真模型，仿真評估不同參數時串擾噪聲幅值的大小[12-14]，如圖3 所示。

圖3 三維過孔模型與時域仿真拓撲

圖4 所示為不同參數時受害線上串擾噪聲幅值曲線，可以看到當攻擊線上的信號發生跳變時，在受害線上產生了串擾噪聲。當過孔間距為2 倍孔徑、孔高為400 μm，1 個攻擊線，串 擾源的上升時間為1.0 ns 時，串擾噪聲為4.78 mV；在此基礎上，調節過孔的間距為1，串擾噪聲增加到5.28 mV；當過孔高度由400 μm 調節到800 μm 時，噪聲增加到8.49 mV；接著，調節串擾源的上升時間為0.8 ns，串擾噪聲增加到10.63 mV；而當攻擊線的數量為4 個時，串擾噪聲增加到了16.42 mV。

圖4 不同參數時的信號噪聲波形對比

噪聲的幅值大小變化趨勢幅值結果與理論分析結果一致，以下對噪聲幅值的變化進行定量分析，供優化設計做參考。

2.2 影響串擾因素定量分析

2.2.1 過孔間距的影響

過孔間距決定耦合線單位長度互感Lm與互容Cm的大小，過孔間距越大，單位長度的互感與互容越??；式(1)、式(2)表明，近端串擾的大小與互感互容成正比；因此，隨著過孔間距增加，串擾噪聲則隨之減小。如圖5所示，當過孔間距S 由1 增加到16 倍孔徑時，互感互容隨之減小，造成噪聲幅值由144.34 mV 減小到71.49 mV；因此，在布線空間允許的條件下，應盡量增加過孔之間的間距，以達到減小串擾噪聲的目的。

圖5 噪聲幅值隨過孔間距變化曲線

2.2.2 過孔高度的影響

過孔高度Hvia(耦合長度l)與串擾噪聲的大小成正比。如圖6 所 示，當過孔高度Hvia由200 μm 增加到1 000 μm時，噪聲幅值由74.12 mV 增加到178.12 mV；因此，版圖設計時，在滿足傳輸線阻抗控制的條件下，應盡量減小過孔的高度，減少多層通孔設計，以減小過孔對串擾噪聲以及對傳輸線阻抗匹配的影響。

圖6 噪聲幅值隨過孔高度變化曲線

2.2.3 信號上升時間的影響

由以上分析可知，串擾噪聲的大小與信號上升時間Tr成反比。仿真結果如圖7 所示：信號上升時間Tr由25 ns增加到250 ns 時，噪聲幅值由185.83 mV 減小到82.94 mV；因此，對于傳輸速率越高的信號，對于信號過孔的設計要求越嚴格。

圖7 噪聲幅值隨信號上升時間變化曲線

2.2.4 攻擊線數量的影響

對于一個線性無源的系統，多個攻擊線產生的串擾噪聲也滿足疊加定理，噪聲幅值隨攻擊線數量變化的仿真結果如圖8 所示：當攻擊線數量NA由1 個增加到18個時，噪聲幅值由121.91 mV 增加到684.03 mV；由于攻擊線數量越多，外層的攻擊線距離受害線距離越遠，耦合也就越弱，因此攻擊線數量增加到一定程度后串擾量增加幅度越來越小，最終趨近于飽和。

圖8 噪聲幅值隨攻擊線數量變化曲線

3 實例分析與仿真優化

3.1 基板設計

本項目DDR 總線數據信號傳輸速率為1.60 Gb/s，由集成4 個DDR3 SDRAM 存儲控制器的CPU 控制4 個DDR3 總線通道，每個通道由9 個DRAM 顆粒構成一個72 位寬的DRAM 接口，單個DRAM 顆粒的容量為8 Gb；如圖9 所示，SiP 基板采用正反面腔體結構，BGA 封裝的控制端(CPU)貼裝在基板正面，而4 個接收端(DDR3 組件)則排布在互連基板正反兩面，基板面積為40 mm×60 mm，采用16 層堆疊結構，其中芯板(Core)與PP 層(Prepreg)厚度分別為820 μm 與30 μm，金屬層厚度為15 μm。

圖9 SiP 基板結構示意圖

3.2 仿真結果

對4 個DDR3 組件的數據信號進行時域仿真，得到波形與眼圖仿真結果如圖10 所示。從仿真結果可以看出，正面組件的數據信號質量明顯優于反面組件的信號質量：正面組件的眼高、眼寬分別為944.1 mV、551.8 ps，而反面組件的眼高、眼寬分別為362.4 mV、165.2 ps，根據JEDEC DDR3 標準不滿足眼圖質量和時序裕量要求[15]。

圖10 DDR3 數據信號波形眼圖結果

結合基板結構與仿真結果分析可知：正面組件與反面組件傳輸線的長度、阻抗控制與平面走線間距均一致，單根數據線的波形、眼圖質量一致，而正、反面組件的區別是控制端到反面組件的數據走線存在大尺寸(位于Core 層)、密集分布的過孔，可初步判斷過孔間的串擾造成信號上升/下降沿變緩，使眼圖質量惡化；因此，需要對過孔間串擾進行優化設計。

3.3 優化設計

由以上分析可知，通過增大過孔間距、減小過孔高度或減小信號上升時間等可有效減小過孔之間的串擾噪聲；然而，由于布線空間與工藝的限制，以上優化方法難以實現。因此，提出了信號過孔間添加回流地過孔的方案，這種方法既可以提高信號過孔之間的隔離度，有效抑制信號之間的串擾，又可改善回流路徑上的信號干擾。

對優化后的系統結構進行時域仿真，得到如圖11所示的波形眼圖結果?？梢钥闯?，優化后的信號眼高由362.4mV提高到758.5mV，眼寬由165.2ps增加到560.2ps，可滿足時序裕量要求。

圖11 優化后反面組件數據信號波形與眼圖

4 結論

本文對系統級封裝的DDR 微系統中的信號完整性進行了研究，通過理論研究與建模仿真分析的方法對過孔串擾問題進行了分析與研究，量化分析了過孔間距、過孔高度、過孔數量與信號上升時間對串擾噪聲的影響以及串擾噪聲對信號完整性的影響，在此基礎上提出了過孔設計的基本原則與過孔串擾優化的方法；結合實際項目案例，通過增加回流地過孔的方法改善了過孔之間的串擾，得到了符合要求的信號波形與眼圖仿真結果，對高速大容量信號過孔設計與串擾噪聲優化設計有一定的借鑒意義。