基于ZYNQ 的數字信道化接收機實現

張 軍, 王鐸榮, 張靈玉, 楊 波

(成都信息工程大學電子工程學院,四川 成都 610225)

0 引言

隨著軍事現代化進程的加快,各種新型電子系統在現代戰場上得到廣泛應用,導致電子偵察困難,體現在以下幾個方面:頻率范圍寬、信號樣式多樣、單位時間內接收信息量大。 因此,為滿足現代戰場對電子偵察接收機的需求,接收機應該具有瞬時帶寬大、高靈敏度、高分辨率和多信號同時處理的能力。

目前,數字信道化接收機的主流信號處理架構由ADC+FPGA+DSP 構成,由于現代電磁信號的干擾復雜,FPGA 與DSP 的數據傳輸受到嚴重影響。 為提高數據傳輸能力,減少誤碼率,將采用Xilinx 公司的集ADC、FPGA 和ARM 為一體的異構芯片——Zynq UltraScale+RFSoC,為數字信道化接收機提供一種新的信號處理架構。 將時分復用技術[1-4]應用于基于多相DFT 的數字信道化結構[5-8]中,并通過后續信號處理模塊實現信號檢測、脈沖參數測量和DMA(direct memory access)數據傳輸等功能,為軍事信息化技術的進步與發展提供基礎性保證。

1 數字信道化基本原理

高速ADC 可為數字接收機提供大的監視帶寬,同時也造成ADC 高采樣速率與低速數字信號器件處理數據能力不匹配的問題。 可通過配置不同的調諧器、原型濾波器和抽取器的多路DDC 并行信道化結構實現對整個頻帶的監視,但當子信道數目的快速增加時,原型濾波器導致資源量損耗急劇上升。 為解決數據率不匹配和FPGA 硬件資源消耗過大的問題,提出多路DDC 并行信道化結構的高效實現結構。

在多路DDC 并行信道化結構中,直接限定數控振蕩器的輸出頻率,其所得一般結構中的原型濾波器對ADC 輸出所有數據點進行混頻和濾波處理,而子信道輸出點數只有ADC 數據點數的1/M,導致數字信道化的一般結構浪費大量的FPGA 資源。 推導得出基于多相DFT 的數字信道化結構,其結構框圖如圖1 所示。

圖1 基于多相DFT 的數字信道化結構

2 基于時分復用的數字信道化接收機的實現

2.1 主要芯片介紹

本設計是基于Xilinx 新一代SOC 芯片Zynq Ultrascale+ RFSoC 實現[14-16],其主要結構由可編程邏輯單元(programmable logic)、4 個Cortex-A53 內核和Cortex-R5 內核所組成的ARM 微處理單元、8 個12 位4.096 GSPS 的ADC 和8 個14 位6.554 GSPS 的DAC組成,該款芯片可為開發者提供一個快速、全面的RF模數信號鏈原型設計平臺。

ZYNQ RFSoC 架構可縮短產品研發時間。 Vivado軟件集成了可用于PL 和PS 通信的IP 核,節約了開發時間和人力成本,單芯片解決方案通過內部互聯進行通信,省去FPGA 與外部處理器之間的約束。 單芯片內部的互聯通信在提高接口帶寬的同時,也提高了數據傳輸的安全穩定性、降低數據傳輸的誤碼率。

2.2 數字信道化接收機工作流程

設計的數字信道化接收機的工作流程如圖2 所示。 模擬中頻信號經采樣率為2.4 GHz 的ADC 采樣后得到300 MHz 的串行數據,并通過串并轉換為并行的數字信號,將并行32 路的數據以及隨路時鐘傳給信道化模塊,信道化模塊將基帶信號傳輸給信號檢測模塊、前沿測頻和估計模塊,分別實現對32 個子道做信號檢測和測量信道內脈沖信號前沿的載頻。 最終將信道編號、脈沖寬度(PW)、脈沖重復周期(PRI)、信號前沿載頻值和128 點基帶IQ 組成數據組幀,通過AXI DMA 傳輸至PS 端等待后續處理。

圖2 數字信道化接收機的工作流程圖

2.3 基于時分復用的數字信道化接收機應用

為減少硬件乘法器的使用,引入時分復用技術,設計基于時分復用的多相DFT 數字信道化接收機。

2.3.1 基于時分復用的多相濾波器的FPGA 設計與仿真

本文研究的雷達信號數字接收機需要較高的相位,故采用通帶和阻帶50%交疊的線性相位的FIR 型數字濾波器作為多相濾波器組。 將原型濾波器進行32 相分解所得的高效數字信道化結構,其第k路FIR濾波器高效實現結構如圖3 所示。

圖3 第k 路FIR 濾波器的高效實現結構

基于時分復用的FIR 多相濾波器組的FPGA 實現的框圖如圖4 所示。 將兩個4 選1 的數據選擇器對子信道32 組的數據及抽頭系數進行抽取選擇,傳輸給FIR 濾波器組進行處理輸出數據,延時模塊將數據時序對齊。

圖4 基于時分復用的多相濾波器組

2.3.2 基于時分復用的并行FFT 設計

為實現信號快速處理,FFT 模塊采用多級流水線設計。 本文采用二維FFT 方法實現基于時分復用的32 點并行FFT,其實現框圖如圖5 所示。

圖5 基于時分復用的32 點并行FFT

文中,基于時分復用的32 點并行FFT,工作于300 MHz,則子信道可進行4 次采樣。 對于第二級16點并行FFT,需要2 個基4FFT 完成32 路信號的處理。對于2 點FFT 而言,需要4 個基2FFT 即可完成信號的處理。 因此,基于時分復用的32 點FFT 共耗用30個DSP48E2,節約硬件資源。

2.4 CORDIC 模塊

通過對CORDIC 算法[17-18]研究,本文采用Xilinx的CORDIC IP 核來計算信號的瞬時幅度及瞬時相位,配置好IP 核的參數和數據轉換格式,并仿真CORDIC IP 輸出相位phase 和幅度amplitude,如圖6 所示。 由圖6 可知,CORDIC IP 輸出的相位在多個信號周期內是不連續的,發生了相位模糊,致使測頻錯誤。

圖6 CORDIC IP 的仿真圖

本文采用相位差分測頻法來解決相位模糊問題以及滿足系統實時性需求,使用CORDIC 算法對數字信道化結構的輸出求瞬時頻率,并對瞬時頻率做防脈沖平均值濾波,再做均值便可解決相位模糊問題。

2.5 信號檢測模塊

鑒于ADC 采集數據時可能產生干擾以及信道化器固有的“兔耳效應”,本文將中值濾波算法和防脈沖干擾平均值濾波算法相結合對雷達信號進行檢測,其檢測的流程圖如圖7 所示。 首先,32 組基帶數據通過CORDIC 模塊得到信號瞬時幅度,并分兩路送至防脈沖平均值濾波模塊和自適應門限模塊得到32 組信號幅度和自適應檢測門限。 其次,將所得幅度與門限作比較,若幅度大于門限則輸出“1”,否則輸出“0”。 此時完成第一次檢測。 為降低信號檢測的誤檢概率,需對信號進行二次檢測,最后經過檢波脈沖修正后得到信號的檢波脈沖[19-20]。

圖7 雷達信號檢測的流程圖

2.6 數據組幀傳輸至PS 端

為避免在不同時間點獲得的脈沖參數產生錯亂,采用流水緩存設計方法,將抽取的基帶信號IQ 分量、PW、PRI 和脈沖前沿頻率進行統一編碼形成數據幀。在獲取到需要的數據幀后,使用Vivado 中的AXI DMA IP 核來實現將數據從PL 端傳輸至PS 端。 使用AXI Stream 協議DMA 可以直接訪問內存,既減少了CPU的資源占用,又提高了傳輸數據的速度。

3 數字信道化接收機的軟硬件及系統測試

本文數字信道化接收機是基于Xilinx 新一代SOC芯片Zynq Ultrascale+ RFSoC 實現時分復用的數字信道化,數字信道化器資源耗用118 個DSP48E2,使用較少的硬件乘法器。 接收機系統測試的流程如圖8 所示。 信號源輸出的信號經過線纜輸送至中頻數字信號處理板的ADC 輸入端,然后信號處理板運行算法并通過集成于FPGA 內部的邏輯分析儀ILA 捕獲和顯示FPGA 的實時信號。

圖8 測試流程圖

3.1 數字信道化結構輸出測試

使用信號源模擬頻率1666 MHz、脈寬2 μs、脈沖重復周期5 μs、信號功率為-20 dBm的中頻信號,對基于時分復用的數字信道化結構進行測試,使用ILA 捕獲的輸出波形如圖9 所示。 由圖9 可知,ch19_dout 幅值要大于ch20_dout,表明第20 子信道的信號是由第19子信道外泄所產生的,避免發生混疊現象。 因此,本文的數字信道化器能正確地將時域重疊的信號提取出來,剔除虛假信號解決信道模糊問題。

圖9 數字信道化結構的輸出

3.2 信號檢測模塊測試

將數字信道化結構輸出的32 路IQ 信號傳輸至檢測模塊,可得到ILA 抓取結果如圖10 所示。 其中,ch19_ampli_dout 是經防脈沖平均濾波算法產生的平滑信號,auto_thresh 表示信號的自適應檢測門限;first_detect 為第一次檢波脈沖;ch_dout_valid 表示的數字信道化結構輸出檢波信號。

圖10 數字信道化輸出的信號檢測

由以上分析可知,防脈沖濾波算法和中值濾波算法能有效地消除信號的隨機噪聲和脈沖干擾。 對信號進行二次檢波可避免由子信道產生的幅度波動,提高雷達信號檢測的準確性。

3.3 PW 和PRI 的測試

測試環境:信號源產生信號頻率為1340MHz、功率為-20 dBm 的中頻模擬信號。 脈沖寬帶PW 和脈沖重復周期PRI 的仿真結果如圖11 所示。

由數字信道化接收機仿真結果可知,當信號PW<1 ms時,其誤差<100 ns,PRI 的測量誤差<100 ns;當信號1 ms

3.4 測頻精度測試

FFT 測頻模塊對頻率為1250 ～2350 MHz、頻率步進為100 MHz及功率為-30 dBm的中頻模擬信號進行頻率測試的結果如表1 所示。 由表1 可知,FFT 測頻的最大偏差為4.5 kHz,滿足信號載頻測量精度≤0.1 MHz的設計指標。

表1 脈沖前沿頻率及測頻誤差

3.5 DMA 數據傳輸測試

數據傳輸方面,首先,AXI FIFO 緩存組幀數據并輸出。 其次,通過DMA IP 核將數據傳輸至PS 端的DDR 中,如圖12 所示。 由圖12 可知,接收緩存區的首地址0x01300000 緩存的正是數據幀的幀頭,說明PS 端已正確接收到來自PL 端的數據,驗證了軟件設計的有效性。

圖12 PS 端DDR 中的數據

4 結束語

結合實際工程需求,完成了基于多相DFT 的數字信道化接收機的實現。 采用多路DDC 并行信道化結構對各個模塊的參數進行限定,并推導得出基于多相DFT 的數字信道化結構。 同時,將時分復用的技術引入到基于多相DFT 的數字信道化結構,設計并實現了單通道的32 路基于時分復用的數字信道化結構,有效降低了硬件乘法器的耗用量,提高系統的整體工作性能和實效性。 同時,對各個模塊進仿真測試以及對整體接收機進行測試的結果表明該結構在FPGA 上實現的可行性以及實用性,達到了項目的預期指標。