一種基于功能復用的容錯掃描鏈電路結構

黃正峰， 劉彥斌， 易茂祥， 梁華國

（合肥工業大學 電子科學與應用物理學院，安徽 合肥 230009）

未來高性能計算機系統的發展面臨四大挑戰，第1項就是可靠性問題［1］。從集成電路的自身發展來看，自始至終，高可靠性都是集成電路設計的制高點［2］。集成電路已經在銀行、通信、醫療、工業控制、航空航天及軍事等安全關鍵領域得到廣泛應用，因此，集成電路的高可靠性設計成為研究的新熱點［3］。由于目前80%～90% 的芯片失效都是軟錯誤引起的［4］，因此容忍軟錯誤技術成為集成電路高可靠性設計中十分關鍵的環節。

按照軟錯誤的誘因進行分類：在時序邏輯中發生的軟錯誤統稱為單事件翻轉（SEU），在組合邏輯中發生的軟錯誤統稱為單事件瞬態（SET）［2］。Intel公司的芯片實際測試數據顯示，SEU引起的軟錯誤比例高達89%，SET引起的軟錯誤比例僅占11%［5］，因此，容忍軟錯誤的高可靠性設計通常是針對SEU進行加固設計的［6］。加固設計需要用戶專門定制容忍軟錯誤的標準單元庫，在邏輯綜合完成后進行替換，將普通標準單元替換為加固設計的標準單元。加固設計的優點是不需要改變前端設計流程，加固設計的缺點是面積開銷和性能開銷較大。

內建自測試（BIST）是目前VLSI芯片最為通用的測試方法。BIST不但減少了對自動測試儀（ATE）的依賴，有效降低測試成本，而且能夠進行全速測試，有效提高測試速度。BIST按照測試原理分為按掃描測試和按時鐘測試2類。按時鐘測試需要使用并發內建邏輯塊觀察器（CBILBO，簡稱 TMR－CBILBO）。CBILBO包括偽隨機模式生成器（PRPG）和多輸入特征寄存器（MISR）。PRPG在正常模式下和BIST模式下均工作。MISR在正常模式下不工作，僅在BIST模式下工作。

本文提出一種基于功能復用的容錯掃描鏈結構，即TMR－CBILBO（Triple Modular Redundancy CBILBO，簡稱 TMR－CBILBO）。TMR－CBILBO在容錯模式下，對傳統CBILBO中的MISR進行容錯功能復用，將MISR和PRPG改造成三模冗余（簡稱TMR）的容錯電路結構。由于對MISR進行了功能復用，可以有效降低硬件開銷。TMR－CBILBO在容錯觸發器結構的輸出端插入表決器，有效針對SEU引發的軟錯誤進行防護。

1 CBILBO相關概念

CBILBO的BIST測試結構［7］如圖1所示。傳統CBILBO可以在掃描模式、BIST模式和正常模式之間進行切換。在對被測電路（DUT）進行測試時，由于環繞CBILBO形成了自循環回路，為了確保故障覆蓋率，CBILBO需要同時作為MISR和PRPG來使用。如果CBILBO僅作為MISR，其輸出是隨機向量，會降低故障覆蓋率，并且MISR中的差錯會引起更多的錯誤。圖1中基于CBILBO的BIST結構中，響應分析器和模式生成器在電路結構上是獨立的，可以將PRPG作為偽窮舉模式生成器，針對單固定型故障產生100%的故障覆蓋率?；贑BILBO的BIST結構具有在正常模式下MISR不工作的特性。本文針對該特性對MISR進行容錯功能復用，將MISR和PRPG改造成三模冗余的容錯結構，由于對MISR進行了容錯功能復用，可以有效降低容錯設計的硬件開銷。

圖1 CBILBO的BIST測試結構

2 三模冗余的背景知識

三模冗余技術是容錯領域較為經典的容錯技術，目前已經在系統級、芯核級、寄存器傳輸級得到廣泛的應用。文獻［8］在Xilinx XQVR600上實現了可配置的三模冗余容錯處理器，可以支持輻射環境下的在軌升級、重配置以及修改處理器的體系結構。歐洲航天局設計實現了基于SPARC V8指令集的32位LEON－FT容錯處理器［9］，LEON－FT使用三模冗余寄存器進行容錯。文獻［10－11］在寄存器傳輸級采用三模冗余容錯技術，但是硬件開銷較大。本文提出的TMRCBILBO對MISR進行功能復用，將MISR和PRPG改造成基于三模冗余的容錯結構，有效容忍軟錯誤，并且TMR－BILBO通過功能復用，可以有效降低容錯設計的硬件開銷。

本文主要在寄存器傳輸級使用三模冗余技術。寄存器傳輸級三模冗余技術基于多數表決思想，如圖2所示。

圖2 三模冗余的原理和電路結構

邏輯值同時存儲在3個同構的寄存器Q1、Q2、Q3中，輸出Qvoter通過多數表決器（Voter）對數據進行選擇以實現容錯的目的。當Q1、Q2、Q3中任何一位寄存器發生軟錯誤時，輸出Qvoter都可以有效容錯，如果Q1、Q2、Q3中有2位寄存器同時發生軟錯誤，輸出Qvoter將無法容錯。但是，Q1、Q2、Q3中發生2位寄存器同時出錯的概率極低。

3 容軟錯誤的掃描鏈結構

本文提出的TMR－CBILBO結構如圖3所示（以 3 位 TMR－CBILBO 結 構 為 例 ）。TMRCBILBO通過模式控制位（M1，M2）可以在容錯模式、掃描模式、BIST模式之間進行切換。TMR－CBILBO電路結構包括 MISR、PRPG和表決器（Voter）3部分。來自組合邏輯的數據同時進入MISR、PRPG和額外增加的一路寄存器，并送入表決器進行運算。

圖3 TMR－CBILBO的電路結構

TMR－CBILBO的工作模式如下：

（1）容錯模式（M1＝1，M2＝0）。將 MISR、PRPG和另外一路寄存器并聯構成TMR容錯結構，在輸出端連接表決器，有效容忍SEU導致的軟錯誤。

（2）掃描模式（M1＝1，M2＝1）。數據由SCANin串行輸入，由SCANout串行輸出，需要提供3種功能：① 內建自測試之前將測試向量的種子裝載入PRPG；② 對MISR進行初始化；③ 內建自測試之后將MISR中的響應結果串行輸出。

（3）BIST模式（M1＝0，M2＝1）。MISR和PRPG獨立工作，MISR充當響應分析器，PRPG充當模式生成器。

與圖1中傳統的CBILBO結構比較，TMRCBILBO結構以MISR的容錯功能復用為切入點，將MISR和PRPG改造成三模冗余的容錯結構。通過功能復用，不但有效容忍SEU引發的軟錯誤，而且大大降低了容錯設計的硬件開銷。容錯設計必然會帶來一定的硬件開銷和性能開銷。本文將通過實驗數據來分析TMR－CBILBO結構的硬件開銷和性能開銷。

4 實驗結果與分析

TMR－CBILBO結構在寄存器傳輸級構建三模冗余的容錯結構，針對SEU引發的軟錯誤進行防護，需要對TMR－CBILBO結構的可靠性、面積開銷、性能開銷進行定量評估。本文采用的基準電路是ISCAS－89標準電路，實驗使用的工藝庫是UMC 0.18μm的工藝庫，綜合工具是Synopsys公司的Design Compiler，電路可靠性評估工具是美國U.C.Berkeley大學開發的BFIT。

原始CBILBO方案和TMR－CBILBO方案的軟錯誤率比較見表1所列。軟錯誤率是衡量電路可靠性的重要指標，軟錯誤率越低，說明電路的可靠性越高。由表1可以看出，TMR－BILBO方案將軟錯誤率降低了95.56% ～98.21%，有效提高了電路可靠性。

表1 TMR－CBILBO方案和CBILBO方案的軟錯誤率比較

原始CBILBO方案和TMR－CBILBO方案的面積開銷比較見表2所列。由表2可知，TMR－BILBO方案的面積開銷增長了71.68%～84.21%。

表2 TMR－CBILBO方案與CBILBO方案的面積開銷比較

原始CBILBO方案和TMR－CBILBO方案的性能比較見表3所列。由表3可知，由于在數據通路上引入表決器，導致關鍵路徑上的延遲增加，TMRBILBO的性能開銷增加了1.75%～4.39%。

表3 TMR－CBILBO方案與CBILBO方案的主頻比較

綜合表1～表3可以看出，相對于傳統的CBILBO方案，TMR－CBILBO方案具有較高的可靠性。TMR－CBILBO通過對MISR的容錯功能復用，有效地將面積開銷控制在能夠接受的范圍之內。

5 結束語

隨著軟錯誤成為影響集成電路可靠性的主導原因，容忍軟錯誤的高可靠性設計成為研究的重點。本文構建低開銷的TMR－CBILBO容錯結構，該結構將MISR和PRPG改造成三模冗余的容錯掃描鏈，在輸出端通過表決器有效容忍SEU引發的軟錯誤。實驗結果證明，本文提出的TMR－CBILBO是一種低開銷、高可靠性的容忍掃描鏈結構。

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