Ku波段低相噪頻率源的設計與仿真＊

（中國空空導彈研究院 洛陽 471009）

1 引言

隨著電子技術的發展，雷達、通信、電子對抗等各類電子系統對頻率源的相位噪聲、雜散、頻率轉換時間、頻率分辨率、功耗等指標要求越來越高。目前頻率合成主要有四種方式［1～4］：直接模擬頻率合成（DAS）、鎖相環頻率合成（PLL）、直接數字頻率合成（DDS）、混合頻率合成（DDS＋PLL）。其中DDS＋PLL頻率合成方式結合了DDS頻率分辨率高、頻率轉換時間短和PLL輸出頻率高、頻帶寬、輸出頻率質量好的優點，成為目前雷達系統中經常采用的頻率合成方式。

本文設計了一個Ku波段低相噪跳頻源，該頻率源先用DDS產生具有一定帶寬的頻率捷變信號，與L 波段跳頻源上變頻，使頻綜器在DDS頻帶內實現脈間隨機捷變，在PLL頻帶內實現脈沖串間跳變，充分結合了DDS變頻時間短和PLL帶寬較寬的優勢。

2 系統主要指標

本文要實現一個DDS和PLL 頻帶內分別實現跳變的頻率源，其主要技術指標要求如下：

1）DDS捷變范圍：50MHz；

2）DDS捷變步長：1MHz；

3）PLL 跳變范圍：400MHz；

4）PLL 跳變步長：20MHz；

5）相位噪聲： ≤90dBc／Hz＠1KHz；

6）雜散抑制： ≥60dBc；

7）跳頻時間： ≤20μs。

3 系統方案設計

該設計方案主要有參考源，兩路DDS，三個鎖相環以及上變頻電路構成，如圖1所示。

圖1 系統總體方案圖

系統的參考源由100MHz恒溫晶振提供，晶振通過PLL1為兩路DDS提供時鐘頻率，同時為另外兩路PLL 提供參考信號。兩路DDS輸出頻率相差30MHz，分別具有50MHz帶寬并在各自帶寬內進行隨機捷變。PLL2為X 波段點頻源，將DDS輸出頻率上變頻到X 波段高端。PLL3為L波段跳頻源，頻率范圍為L 波段高端點頻±200MHz，跳頻步進20MHz，其作用是讓系統在脈沖串間實現較大范圍的跳變并將系統最終輸出頻率提高到Ku波段。

4 系統雜散分析

在本設計中，主要有三種雜散，分別是DDS產生的雜散，鎖相環所產生的雜散以及混頻產生的互調雜散。

4.1 DDS產生雜散分析

DDS雜散分量主要有三個來源：相位累加器輸出截斷誤差，存放在ROM 中波形幅度量化誤差和DAC 非理想特性。

4.1.1 相位截斷產生的雜散

由于正弦ROM 表的容量是有限的，在DDS的實際設計中，只取相位累加器輸出的高A位來查表，而低B位則被忽略（B＝N-A，N為總位數）。這樣做會使查表的相位值產生誤差，導致輸出的正弦幅度值也產生誤差。此時累加器輸出的相位序列為［5］

由相位截斷引起的相位誤差序列為

ep（n）的周期為2B／（2B，K），ep（n）可以看成是以fc為頻率對ep（t）進行的采樣。存在行為截斷時DDS輸出波形序列為

由式（3）可以看出相位截斷雜散的幅度跟調節字K有直接的關系，當K為2B的整數倍時ep（n）＝0將不存在相位截斷誤差。存在相位截斷時DDS的無雜散動態范圍為

由式（4）可以得出相位截斷引入的最強雜散相對主譜的電平由相位累加器的高A位決定。

4.1.2 幅度量化誤差產生的雜散

波形存儲器ROM 的數據位數是有限的，因此存放在其中的波形幅度碼經過量化后，會產生有限長效應。幅度量化誤差的大小通常遠小于相位舍位信號的幅值，當選擇頻率控制字K為奇數時，可使幅度量化誤差以量化噪聲的形式存在，表現為背景雜散。其信雜比為［6～8］

其中D為ROM 輸出位數，FFS為DAC工作范圍與滿量程之比，Fs為Nyquist采樣速率，Fsos為過采樣速率。

從式（5）可以看出，選擇D值大的DDS器件，使DAC滿量程工作和盡量取f0在DDS輸出范圍的低端以滿足過采樣都可有效地提高幅度量化的信雜比。

4.1.3 DAC非線性帶來的雜散

DAC的非線性特性對DDS輸出譜的影響主要表現為產生輸出頻率為f0的諧波分量及這些諧波分量的鏡像分量，含有雜散頻率分量為

主譜周圍幅度較大的雜散分量位于fc-（Q-1）f0和（Q＋1）f0-fc處，其中Q＝int（fc／f0），int（x）表示對x作最接近x的取整運算。即當輸出頻率靠近fc／3，fc／4，fc／5等整數分頻點時DAC 產生的較大雜散分量會于輸出頻率靠的很近?？梢酝ㄟ^合理選擇時鐘頻率和輸出頻率以避開這些區域［9～10］。

DDS輸出頻率范圍與時鐘頻率fc有關，一般為0～0.4fc，并且由DAC非線性帶來的雜散分析可知，選取雜散滿足要求的頻帶時要盡量避開整數分頻點，時鐘頻率越高，輸出頻帶越寬，就越容易選出所需要的頻帶，因此要盡量選擇系統時鐘高的DDS芯片。ADI公司生產的AD9858 外部系統時鐘高達2GHz，可以滿足設計要求。

AD9858中相位累加器高A 位為16，由式（4）可以算出相位截斷誤差產生的無雜散動態范圍大于90dBc。AD9858的DAC位數為10，由幅度量化誤差產生的信雜比式（5）可知，使DAC盡量滿量程工作并且取f0在DDS輸出范圍的低端以滿足過采樣來有效地提高幅度量化的信雜比，則無雜散動態范圍可以達到70dB左右。而DDS在輸出頻率低端跨越的整數分頻點所帶來的雜散都在10階以下，遠小于-70dB，同時考慮到后面濾波器設計難度問題，輸出的頻率又不能太低，最終可以在100MHz～200MHz之間選出合適的頻率滿足系統的要求。

4.2 PLL產生雜散分析

鎖相環雜散主要有兩種，一種是外部串擾對VCO 的調制，另一種是鑒相頻率的泄漏，對于外部串擾需要找到干擾源，切斷干擾回路。而對于鑒相泄漏一般是在通過合理設計環路帶寬，利用環路的低通濾波特性來抑制鑒相泄漏，必要時可在環路濾波器之后再加一級低通濾波的方法加以抑制，為了不影響環路濾波的參數，輔助濾波的帶寬一般應取環路帶寬的十倍以上。另外鑒相頻率不能取的太低，避免其落入環路帶寬內。對于本方案L波段跳頻環環路帶寬設計為100kHz，遠遠小于20MHz的鑒相頻率，由于環路的低通濾波的特性可以將鑒相頻率抑制到80dBc以下，同樣的X波段點源的環路帶寬設計為1MHz，也遠低于100MHz的鑒相頻率，可以較好地抑制鑒相泄漏。

4.3 混頻產生雜散分析

本方案經過了兩次上變頻，混頻產生的交調分量比較多，為了保證最后的雜散滿足指標，每一級混頻的低階交調（七階以下）不能落在帶內。但由于兩路DDS 分別擁有50MHz的帶寬，L 波段跳頻源擁有更大的400MHz帶寬，如果DDS和L波段跳頻源直接進行上變頻，必然有很多低階雜散落入濾波器通帶內無法濾除，因此本方案采用了DDS輸出頻率先與X 波段點頻源上混頻，再與L 波段跳頻源上混頻的設計方法，大大減少了混頻產生的互調雜散，滿足了系統雜散要求，這雖然造成了第一級混頻后的濾波器實現難度加大，但可以通過使用矩形波導腔體濾波器來滿足濾波要求。

由上面對三種雜散的分析可以看出，每種雜散都可以滿足系統要求，且有一定余量。

5 系統相位噪聲分析

本設計方案最終輸出的相噪指標要求優于-90dBc／Hz＠1KHz，根據相位噪聲疊加性原理，可以采用倒推的方法來對每級混頻相噪進行估算。對于第二級混頻，考慮最差情況，為了達到最終的指標需要要求兩路最差的相噪指標優于-93dBc／Hz＠1KHz；同理，可以估算出第一級參與混頻的射頻信號和本振信號的相噪應優于-96dBc／Hz＠1KHz。

首先對第一級的相噪指標進行分析，DDS的相位噪聲一般由其自身的噪聲基底和參考源的相噪決定，而DDS的噪聲基底一般都在-120dBc／Hz＠1KHz左右，因此生成DDS時鐘頻率的PLL相噪以及X 波段PLL相噪只要都優于-96dBc／Hz＠1KHz就能滿足指標要求；第二級混頻的指標主要有L波段鎖相環決定，只要L波段PLL相噪指標優于-93dBc／Hz＠1KHz就可以完全滿足最終指標要求。

對于X 波段點頻源，設計要求最終輸出頻率為X 波段高端，一般的PLL 芯片難以達到如此高的頻率，因此本設計采用前置分頻型單環數字鎖相式頻率合成器方案，如圖2所示。

圖2 前置分頻型單環數字鎖相式頻率合成器

X 波段PLL 本設計最終選用ADF4106 芯片，其最高鑒相頻率為104MHz，噪聲基底為-219dBc／Hz＠1KHz，取其鑒相頻率為100MHz，并設置M＝5，則可算出N＝24，通過鎖相環相位噪聲經驗公式（7）可計算出芯片的相位噪聲為-98dBc／Hz＠1KHz

其中PNNF為芯片的噪聲基底，fPFD為鑒相頻率。

對于提供2.0GHzDDS時鐘頻率的PLL1同樣選取與X 波段點頻源一樣的AD4106 芯片，取其鑒相頻率為100MHz，選用一般的鎖相環路，則根據公式（7）可以估算出相位噪聲為-113dBc／Hz＠1KHz，優于所需最低指標-96dBc／Hz＠1KHz。

L波段跳頻源的設計選用ADF4153芯片，其最高鑒相頻率為32MHz，噪聲基底為-213dbc／Hz＠1KHz。由于L波段跳頻源的輸入參考頻率為100MHz，跳頻步進為20MHz，其鑒相頻率應取20MHz，則需要在一般的鎖相環路前增加一個前置分頻器，前置分頻比R設置為5，而為了實現其在輸出頻率范圍內以20MHz步進進行跳變，只須對可編程分頻器N編程，使其在80～100 的整數范圍內變化即可實現設計目的。具體原理如圖3所示。

圖3 L波段跳頻源結構框圖

由鎖相環相位噪聲公式可以看出PLL 的相位噪聲與N值直接相關，N值越大，相噪越差，則L波段PLL最差相位噪聲應取N＝100，根據式（7）可以計算出芯片的相位噪聲為-100dBc／Hz＠1KHz，優于理論要求的最差值-93dBc／Hz＠1KHz，可以滿足設計要求。

圖4、5、6分別給出了3個鎖相環的相噪仿真結果。從圖中可以看出提供DDS時鐘頻率的PLL、X 波段PLL和L波段PLL相噪的分別優于前面分析的最差指標要求，則疊加后的最終相噪滿足設計所要求的-90dBc／Hz＠1KHz指標。

圖4 PLL1相噪參數圖

圖5 X 波段PLL相噪參數圖

圖6 L波段PLL相噪參數圖

6 系統跳頻時間分析

由于方案采用X 波段點源和L 波段跳頻源上變頻方案，跳頻時間主要由L 波段跳頻源決定。L 波段跳頻環的跳頻鎖定時間包括DDS的頻率轉換時間、PLL 的轉換時間和控制電路轉換時間。DDS 頻率跳變時間為納秒級，與PLL和控制電路的轉換時間相比可以忽略。

使用ADIsimPLL對L波段PLL頻率穩定時間進行仿真，鎖定時間如圖7所示。

圖7 L波段跳頻源最大頻率鎖定時間

由圖7可以看出L 波段PLL 頻率的最大鎖相時間小于5μs，同時本設計為全相參系統，因此相位也需要進行鎖定，其鎖相時間如圖8所示。

圖8 L波段PLL相位鎖定時間

由圖8可以看出當鎖定相位為1度時，鎖相時間為5.28μs，所以仿真得出的總的鎖定時間為10μs左右，優于系統所要求的≤20μs指標。

7 結語

本設計采用雙路DDS輸出的方案，充分結合DDS、頻率轉換時間短和PLL 輸出頻率高的優點，完成了Ku波段頻率源的詳細設計。文章通過理論分析和仿真詳細論證了雜散、相位噪聲和跳頻時間等頻率源關鍵指標的實現方法，證明了方案的可行性。

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