基于動態目標阻抗的DDR3電源完整性仿真

李晉文,曹躍勝,胡 軍,肖立權

(國防科學技術大學計算機學院，湖南 長沙 410073)

基于動態目標阻抗的DDR3電源完整性仿真

李晉文,曹躍勝,胡 軍,肖立權

(國防科學技術大學計算機學院，湖南 長沙 410073)

DDR3存儲器已經成為目前服務器和計算機系統的主流應用，雖然DDR3采用雙參考電壓、片上校準引擎、動態ODT、fly-by拓撲以及write-leveling等技術在一定程度上提高了信號完整性，但高數據率DDR3的設計實現仍然比較困難。由于DDR3總線屬于高速并行總線，同步開關噪聲與電源本身的噪聲耦合在一起，共同影響數據信號的質量?？紤]到芯片實際工作電流并非恒定不變，而是一種動態變化的頻率相關源，提出了一種新的基于目標阻抗與動態目標阻抗的混合仿真與設計流程，在前仿真階段采用恒定目標阻抗，在后仿真階段采用動態目標阻抗為設計目標，仿真結果證實了該方法的有效性，實現了設計優化速度與精度的權衡折衷。

DRR3 DIMM；電源完整性；動態目標阻抗

1 引言

當前計算機系統中已經普遍使用了高帶寬的DDR3存儲器。與DDR2相比，DDR3具有更高的性能、更低的功耗，最高目標速率達1.6 Gbps[1]，市場上主流的DDR3 DIMM產品有1 066/1 333/ 1 600 Mbps。DDR3并行總線接口電路電壓采用1.5 V，接口電壓的降低導致系統噪聲容限減小，時鐘周期的進一步縮短，使得系統設計對信號質量、接口時序和噪聲容限等方面的要求越來越高，使得芯片I/O、封裝以及PCB板級設計都面臨巨大挑戰[2,3]。

為了獲得更好的信號完整性，DDR3采用了串推(fly-by)拓撲結構，減少了鏈路上的分支(stub)反射，但卻引起了內存顆粒之間數據采樣信號DQS與時鐘信號的時延偏差(skew)，為降低實現難度，采用寫均衡(write-leveling)技術來調整控制器內部延遲偏斜(skew),從而達到控制時延的目的。即使如此，高頻率高帶寬DDR3存儲系統的設計實現還是比較困難，仍然需要細致的信號完整性和電源完整性仿真。文獻[3]全面比較了DDR3和DDR2，分析了DDR3實現的難點；Chuang Hao-hsiang等人[4]通過對DDR3 DIMM信號完整性仿真，發現內存顆粒采用細線連接的fly-by拓撲是設計成功的關鍵之一；文獻[5]應用統計與瞬態的混合仿真方法分析了GDDR3系統I/O的同步開關噪聲SSN(Simultaneous Switch Noise)問題。由于DDR3總線屬于高速并行總線，除串擾之外，總線中同組數據I/O同時翻轉產生的噪聲與電源本身的噪聲耦合在一起，即同步開關噪聲(SSN)，共同影響數據信號DQ以及數據采樣信號DQS的質量，因此電源完整性對DDR3總線的影響相當大。

目前的電源完整性仿真流程通常是給定電源噪聲容限，反推出一個恒定的電源設計目標阻抗，并以此為優化目標，通過優化PCB板疊層中的電源平面、電源過孔數目、電源島的形狀、電源走線的線寬以及去耦電容的類型、數目和位置來實現設計優化目標[6]。前述的電源完整性仿真流程，通常沒有考慮芯片供電電流的動態變化對于電源阻抗的影響，可能會導致過設計?？紤]到芯片實際工作電流值并非恒定不變，而是一種動態變化的頻率相關源，本文提出了一種新的基于目標阻抗與動態目標阻抗的混合仿真與設計流程，在前仿真階段采用恒定目標阻抗，在后仿真階段采用動態目標阻抗為設計目標，實現設計優化速度與精度的統一。

本文首先建立了供電網絡模型，分析了電源完整性問題的根源—同步開關噪聲，比較了電源目標阻抗與動態目標阻抗的定義以及對于信號質量的影響；然后介紹了所提出的基于目標阻抗與動態目標阻抗的混合仿真與設計流程，對DDR3系統的電源進行了仿真優化設計，給出了仿真的實驗結果，并對實驗結果加以了分析；最后，對本文進行了總結。

2 供電模型

如圖1所示，電源分配網絡PDN(Power Distribution Network)由系統外配電網絡出發經PCB電源分配網絡(含VRM，Voltage Regulator Module)、封裝電源分配網絡，最終通過芯片內部分配網絡給芯片供電[6]。

Figure 1 Power supplying model of chip圖1 芯片供電網絡模型

PDN紋波噪聲往往會給系統帶來致命影響，不僅造成時序容限減小，更可引起EMC效應增強。高速電路中通常采用大面積覆銅以達到低阻抗的PDN設計，而此種方法經常不能滿足設計需要。

隨著系統頻率的不斷提升，電源/地平面的諸多高頻效應凸顯，如諧振效應、邊緣效應等，對電源阻抗產生顯著影響，而解決此問題最簡單有效的方案是添加大量去耦電容。去耦電容按所處位置分為三大類：片內去耦電容、封裝(PKG)去耦電容、PCB去耦電容，其去耦速度依次降低，而所付代價也相應減少。PDN設計中，去耦電容對于集成電路(IC)的電流反應能力由各部件頻率響應、距離IC遠近和IC間寄生效應共同決定[7]。

DDR3總線屬于高速并行總線，數據信號DQ的同步開關噪聲對DDR3總線的影響比較大。同步開關噪聲SSN來自同時開關引起的瞬間變化電流(dI/dt)，在經過回流路徑上的分布電感時，形成交流壓降，從而產生的噪聲。由于壓降產生于PDN上，而信號又以PDN為返回路徑和參考點，因此噪聲必然會影響信號回路[8]。SSN主要源于芯片鍵合、封裝和連接器的寄生電感。量化SSN比較困難，但根據計算公式：VSSN=N*Lloop*(dI/dt)，可知SSN正比于同時開關的驅動器數目N、回路總電感Lloop和電流變化率dI/dt。同時開關的驅動器數目越大，SSN就越嚴重，圖2為等效同步開關噪聲產生的原理[9]。

Figure 2 Simultaneous switch noise圖2 同步開關噪聲(SSN)

3 目標阻抗

PDN阻抗定義為，從用電器件端看整個電源分配網路的阻抗，通常使用Z參數表示。而目標阻抗則是用以評估PDN設計阻抗是否超標的準則，通常用Ztarget表示，如圖3所示。若電壓的允許波動為Vripple，則Ztarget可用公式Ztarget=Vripple/Imax計算。

Figure 3 Definition of PDN target impedance圖3 PDN目標阻抗定義

根據關系式P=V*Imax和由已知的功率P、電壓V可確定IC中流出的最大電流。目標阻抗Ztarget在頻域范圍內確定了IC電源端PDN最大阻抗上限，低于目標阻抗能夠確保任何電流跳變引發的電壓噪聲均小于電壓波動Vripple。

隨著各種芯片(處理器)的各項性能指標不斷提升，PDN的目標阻抗亦隨之變化，表1為微處理器目標阻抗的變化表，可見目標阻抗值大約每三年下降1.6倍。越來越嚴苛的設計條件，使得目標阻抗的重要性更加凸顯[10]。

Table 1 Roadmap of target impedance

4 動態目標阻抗

由目標阻抗的計算公式可見，電流值的計算是確定Ztarget的關鍵。使用Imax獲得的固定值目標阻抗雖然簡單方便，但隨著設計復雜度的提高，描繪的阻抗界限過于保守，易造成過設計，從而提升設計復雜度?；诖巳秉c，可對目標阻抗計算式進行如下修改：Ztarget=Vripple/(50%*Imax)(Ω)，式中假設開關電路流出的平均電流為最大電流的50%，然而此時的目標阻抗的確定仍比較粗糙。因為芯片實際工作電流值并非是恒定不變值，而是與工作狀態相關，是頻率相關源。

更嚴格的方法是施加測試向量作為激勵，用spice電路仿真得到動態電流I(t)，再使用傅里葉變換得到電流與頻率的關系曲線I(f)，再反推出Ztarget(f)。常用的激勵包括脈沖源、PRBS碼，也可以根據實際的訪存提取出測試向量作為激勵。這種方法的主要問題是計算結果與具體使用的測試向量相關，不可能覆蓋到所有的情況。

圖4為Ztarget(f)與Ztarget的比較圖。相比Ztarget曲線給出的過于保守嚴苛的限制條件，獲取的動態目標阻抗曲線Ztarget(f)在基于頻變動態電流的基礎上，能夠更精準地給出不同電流情況下的PDN阻抗的約束條件。

Figure 4 Comparsion of Ztarget(f) and Ztarget圖4 Ztarget(f)與Ztarget對比

5 基于動態目標阻抗的仿真流程

目前PI仿真流程中，通常使用恒定目標阻抗作為后仿真PDN阻抗的設計優化目標。如圖5a所示是針對目前PI仿真流程中加入前仿真的優化設計流程。因為受前仿真中等效模型精度所限，I(f)的準確度難以保證。所以，基于Ztarget與Ztarget(f)的各自特性，分別將Ztarget應用于PI設計的前仿真階段，用以指導PDN設計，而將Ztarget(f)應用于PI設計的后仿真階段，用以優化改進PDN性能，二者同時結合共同應用于PI仿真流程，如圖5b所示，可以更加高效地與設計相協同，減少迭代次數，提升PDN的一次設計成功率。

Figure 5 Design and optimization flow for PI圖5 PI設計優化流程

6 仿真結果與分析

基于寫仿真鏈路，對各DQ分別使用獨立的200 bit隨機碼作為激勵進行仿真。如圖6為 fast、typical和slow三種情況下使用PRBS碼(PI_PRBS)的VDDQ電壓時域仿真結果。三種仿真條件下，VDDQ電壓紋波均已超出要求的正常電壓+/-5%波動范圍，最高可達10%，尤其在初始20 ns范圍內與仿真結束前波動較為明顯。對比頻域PDN阻抗曲線，如圖7所示，得知DDR3電源網絡阻抗設計不合理，在300 MHz～1 GHz范圍反諧振值已嚴重超出動態目標阻抗限定范圍。

Figure 6 Simulation waveform of VDDQ圖6 VDDQ仿真波形

Figure 7 Impedance of VDDQ without PI optimization圖7 PI仿真優化前VDDQ阻抗

Figure 8 Simulation waveform of VDDQ using pulse圖8 Pulse激勵下VDDQ的仿真波形

使用同步脈沖激勵源(PI_Pulse)發現SSN效應更加明顯。如圖8所示是PI_Pulse仿真條件與Typical模式下，PDN阻抗優化前VDDQ電壓波形。由圖8可見，電源紋波已嚴重超過噪聲容限范圍，最低與最高電壓值分別可達0.5 V與1.2 V，超標量最高可達67%。相比PI_PRBS電壓波動情況，施加PI_Pulse激勵時PI問題更嚴重。

為保證芯片正常工作，減小SSN效應，必須對頻域PDN進行優化，以滿足目標阻抗的設計要求。如PI_PRBS仿真中頻域PDN阻抗如圖7所示，需優化諧振點已位于500 MHz之上，結合去耦電容的作用頻段，此時應選擇合適的去耦電容對封裝設計阻抗進行有效去耦，以降低總體電源平面阻抗諧振幅度。

去耦電容的選擇應充分考慮電容特性中諧振頻率、溫度特性、寄生參數、額定電壓等綜合作用因素，同時輔助以諧振分析、電容優化等仿真指導手段。在進行大量篩選實驗后，最終選定Murata電容庫中0201普通電容以及低寄生電感(ESL)的0508電容作為PKG中VDDQ平面去耦電容，如圖9所示。

Figure 9 Decoupling capacitor for VDDQ in package圖9 封裝中VDDQ平面去耦電容

如圖10所示為PKG添加去耦電容后的總體VDDQ平面阻抗優化圖。由圖10可見PDN阻抗設計已符合設計中動態目標阻抗要求。為進一步驗證PDN優化作用效果，需進行時域眼圖仿真的再次迭代。圖11為VDDQ_Typ電壓波形。通過修改PDN后的時域仿真波形可見，電源紋波的波動范圍幅度已降低到1.44～1.54 V內，波動范圍小于+/-3%，符合電源設計要求。

Figure 10 Impedance of VDDQ after PI optimization圖10 優化后的VDDQ阻抗

Figure 11 Simulation waveform of VDDQ after PI optimization圖11 PI優化后VDDQ波形

在時序裕量計算前首先選取最差DQ信號，用以觀察信號質量，如圖12所示，在1 333 Mbps數據傳輸率下，眼圖質量無明顯失真扭曲現象，且信號最差眼圖有效窗口仍可達551.1 ps。此時對比時序裕量可見，PDN優化后，可以滿足1 333 Mbps仿真要求。

Figure 12 Eye diagram of worst DQ after PI optimization圖12 PI優化后最差DQ眼圖

7 結束語

考慮到芯片實際工作電流值并非恒定不變，而與實際工作狀態相關，是一種動態變化的頻率相關源，本文提出了一種新的基于目標阻抗與動態目標阻抗的混合仿真與設計流程，在前仿真階段采用恒定目標阻抗，在后仿真階段采用動態目標阻抗為設計目標，實現設計優化速度與精度的統一。仿真結果證實了方法的有效性。

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[4] Chuang Hao-hsiang,Wu Shu-jung,Hong Ming-zhang,et al. Power integrity chip-package-PCB co-simulation for I/O interface of DDR3 high-speed memory[C]∥Proc of Electrical Design of Advanced Packaging and Systems Symposium,2008:31-34.

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附中文參考文獻：

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[10] 宋永篙. 系統級高速并行總線—DDR3協同設計與仿真優化[D].長沙：國防科學技術大學，2013.

LI Jin-wen,born in 1975,PhD,associate research fellow,his research interest includes high speed digital design.

Simulation on power integrity of DDR3 system based on dynamic target impedance

LI Jin-wen，CAO Yue-sheng，HU Jun，XIAO Li-quan
(College of Computer,National University of Defense Technology,Changsha 410073,China)

DDR3 memory has become one of the mainstream applications in current servers and computer systems. Although many techniques such as dual reference voltage, dynamic on-die termination (ODT), fly-by topology and write-leveling, have been adopt by DDR3 in order to improve signal integrity in a certain extent, it is still difficult to design and realize high data rate. Since DDR3 is a typical parallel bus structure, the simultaneous switching noise is couped with the original power noise, affecting the quality of data signals. Taking into account that the chip current is a dynamic changing and frequency related source, the paper proposes a new mixed simulation and design procedure based on target impedance and dynamic target impedance. The constant target impedance is adopted in pre-simulation, while the dynamic target impedance is used in post-simulation. The trade-off between speed and accuracy of design optimization is realized, and simulation results prove the feasibility and efficiency of this method.

DDR3 DIMM；power integrity(PI)；dynamic target impedance

2013-10-15;

2013-12-25

國家自然科學基金資助項目(60873212)

1007-130X(2014)03-0399-05

TN41

A

10.3969/j.issn.1007-130X.2014.03.004

李晉文(1975-),男，山西武鄉人，博士，副研究員，研究方向為高速數字設計。E-mail:lijinwen@nudt.edu.cn

通信地址：410073 湖南省長沙市國防科學技術大學計算機學院

Address:College of Computer,National University of Defense Technology,Changsha 410073,Hunan,P.R.China